關(guān)鍵要點(diǎn)

了解高速板的構(gòu)成以及隨之而來的挑戰(zhàn)。

設(shè)置圖層堆疊和布局以取得成功。

降低高速板噪聲的布線注意事項(xiàng)和要點(diǎn)。

如果不考慮高速組件，可能會(huì)導(dǎo)致電路板出現(xiàn)問題

對更先進(jìn)的電子設(shè)備的需求不斷增加。從消費(fèi)類設(shè)備到航空航天領(lǐng)域，幾乎每個(gè)行業(yè)都需要更快、更復(fù)雜的印刷電路板。為了滿足這些設(shè)備的先進(jìn)需求，需要具有緊湊和智能高速設(shè)計(jì)的電路。

設(shè)計(jì)人員在開發(fā)高速電路板時(shí)將面臨新的設(shè)計(jì)挑戰(zhàn)。我們將討論高速PCB設(shè)計(jì)的細(xì)微差別，并深入研究各種方法，使您的電路板盡可能可靠和高效。

高速設(shè)計(jì)概述

首先，讓我們定義一下高速設(shè)計(jì)的真正特征。在電路中，高速電路板上的信號以某種速度變化，在這種速度下，信號的完整性會(huì)受到阻抗和其他電路板參數(shù)的顯著影響。

對于高速的射頻信號，在大約50 MHz或更高的頻率下，完整性可能會(huì)受到影響(如果設(shè)計(jì)不正確)。一個(gè)好的經(jīng)驗(yàn)法則是，如果信號穿越路徑長度所需的時(shí)間大于信號從高到低(或從低→高)轉(zhuǎn)換所需的時(shí)間，則信號被歸類為“高速”信號。

在設(shè)計(jì)過程中，如果不采取特定的預(yù)防措施，您將遇到許多挑戰(zhàn)。包括:

來自發(fā)射器、轉(zhuǎn)換器、電源等的輻射 EMI。

來自附近電路板或設(shè)備的 EMI 吸收。

當(dāng)差分對不匹配、在長傳輸線路中或由于缺乏屏蔽而降低信號時(shí)，信號會(huì)衰減。

缺乏阻抗匹配，導(dǎo)致反射回光源（而不是傳輸）。

兩個(gè)導(dǎo)體的耦合距離太近，會(huì)影響信號傳播。

寄生電容，如果不最小化，也會(huì)累積。

諧波失真導(dǎo)致頻移，會(huì)影響發(fā)射和接收系統(tǒng)。

由于端子之間的雜散電容，可能會(huì)出現(xiàn)共模噪聲。

高壓應(yīng)用中的表面跟蹤，其中電流路徑通過絕緣退化出現(xiàn)。

最好的高速PCB設(shè)計(jì)是在電路板的各個(gè)方面都有良好的設(shè)計(jì)實(shí)踐：放置、間距、間隙、布線、接地、堆疊和材料選擇。盡管高速設(shè)計(jì)有其獨(dú)特的挑戰(zhàn)，但良好設(shè)計(jì)的基礎(chǔ)仍然源于標(biāo)準(zhǔn)PCB設(shè)計(jì)。換句話說，數(shù)字、模擬、電源和混合信號技術(shù)的基本PCB設(shè)計(jì)規(guī)則也將適用。這包括對制造設(shè)計(jì)(DFM)規(guī)則進(jìn)行優(yōu)先排序。如果您的設(shè)計(jì)由于DFM規(guī)則違反而無法制作，那么向高速設(shè)計(jì)邁出的一步將是徒勞的。您將需要更多的空間用于高速走線或潛在的RF屏蔽，但這不應(yīng)該導(dǎo)致忽略標(biāo)準(zhǔn)PCB設(shè)計(jì)規(guī)則并將它們擠在一起。

設(shè)置高速層堆疊

堆疊設(shè)置方式可以保持信號可靠

PCB設(shè)計(jì)者所做的許多設(shè)計(jì)選擇都是為了保持良好的信號完整性。首先要配置層堆疊以支持高速、射頻微帶和帶狀線路由。

使用阻抗計(jì)算器時(shí)，規(guī)劃出你的堆棧設(shè)置固定阻抗控制走線寬度。為了進(jìn)一步減少噪聲并保持信號的完整性，在信號返回路徑的相鄰層上設(shè)置一個(gè)參考平面，并嘗試使用對稱堆疊。

開發(fā)設(shè)計(jì)最重要的資源之一是PCB制造商。當(dāng)你開始一個(gè)新的印制板時(shí)，盡可能快地使用它們。這將有助于為您的高速設(shè)計(jì)做出最佳的材料和堆疊決策。具體來說，確保高頻時(shí)的介電常數(shù)穩(wěn)定，使用低輪廓的銅，并選擇阻焊以最小化耗散因子。

從原理圖進(jìn)行高速設(shè)計(jì)

擁有有據(jù)可查的原理圖可以大大有助于提高設(shè)計(jì)高速板

有些人可能會(huì)說，當(dāng)涉及到高速設(shè)計(jì)布局時(shí)，原理圖是最不重要的元素，但事實(shí)并非如此。原理圖是電路物理布局的關(guān)鍵圖形表示。一個(gè)雜亂、無組織的示意圖只會(huì)使布局過程更加困難，因?yàn)閱蝹€(gè)塊的目的可能無法很好地傳達(dá)。特別是對于高速設(shè)計(jì)，意圖是創(chuàng)造成功設(shè)計(jì)的關(guān)鍵。

使用盡可能多的紙來展開電路，并確保元件的邏輯流程得到溝通。這將有助于稍后布局物理設(shè)計(jì)。該原理圖的一個(gè)主要方面是使信號路徑易于理解。添加盡可能多的信息，你認(rèn)為是必要的，以幫助提前展示板的布局。這可以包括以下任何內(nèi)容:

關(guān)鍵部件的位置(居中、靠近板邊等)

特定組件的保留區(qū)域

差分對的路由信息

• 路由信息(跟蹤長度、匹配長度、拓?fù)浜涂刂谱杩咕€的約束)

如何布置您的看板

路由和布局對于保持高速設(shè)計(jì)的信號完整性和性能非常重要。與往常一樣，高速設(shè)計(jì)的組件放置應(yīng)該遵循基本的PCB布局實(shí)踐和設(shè)計(jì)規(guī)則，保持制造設(shè)計(jì)(DFM)和測試設(shè)計(jì)(DFT)。

與數(shù)字電路相比，模擬電路存在于連續(xù)的電壓范圍內(nèi)，因此在運(yùn)行過程中需要更精確的控制和穩(wěn)定性。這使得模擬電路更容易受到前面提到的許多挑戰(zhàn)的影響。因此，要確保將模擬電路和數(shù)字電路分開，以防止信號相互影響。考慮按功能對組件進(jìn)行分組，最終有助于保持您的路由簡短而直接。將噪音最大的組件(如adc)放在電路板的中央。對于具有快速開關(guān)的電路板，請確保使用良好的濾波技術(shù)來減少EMI的產(chǎn)生。

許多部件需要在特定部件之間放置非常近的位置，以最大限度地減少高速信號需要傳輸?shù)木嚯x。這就是一個(gè)好的原理圖設(shè)計(jì)將真正幫助的地方-最關(guān)鍵的網(wǎng)絡(luò)，如原理圖上所標(biāo)記的，應(yīng)該有最直接的連接。

確保您已經(jīng)分配了適當(dāng)?shù)目臻g，以便將測量的跟蹤長度調(diào)優(yōu)到正確的值。確保按照信號類型對組件進(jìn)行分組，并隔離天線等輻射元件。

此外，當(dāng)高速線路有很多傳輸活動(dòng)并且彼此靠近時(shí)，這可能導(dǎo)致電感和電容耦合，也稱為串?dāng)_。串?dāng)_也可能根據(jù)路由(將在下一節(jié)討論)發(fā)生，但如果組件之間沒有足夠的空間也會(huì)發(fā)生。確保將組件放置在這樣一種方式中，即信號軌跡不會(huì)在路由后穿過分裂平面。在這些更高的開關(guān)速度下，熱問題可能更加普遍，因此，您的高速設(shè)計(jì)可能需要為您的發(fā)熱組件提供更多的冷卻。

對于比如移動(dòng)電話或其他物聯(lián)網(wǎng)設(shè)備之類的消費(fèi)設(shè)備，尺寸可以在您的設(shè)計(jì)中發(fā)揮很大的作用。對于這些較小的板尺寸與高速電路，你需要提前計(jì)劃，以確保你有你需要的空間。因此，除了在組件之間增加額外的間距以減少串?dāng)_外，還應(yīng)考慮提前計(jì)算所需的走線寬度。

電源和接地布局

電源和接地信號的布局方式也是可靠高速設(shè)計(jì)的關(guān)鍵。某些組件需要靠近其專用電源或接地層，以便與其他敏感的高速布線隔離。

確保在主要功耗IC的每個(gè)電源引腳附近放置旁路電容器，使其盡可能靠近，以減少接地反彈或功率尖峰的影響。另一個(gè)主要問題是確保高速傳輸線不會(huì)穿過電源和接地層分離。畢竟，跟蹤需要一個(gè)連續(xù)的平面才能獲得良好的返回路徑。

路由

布線可以是設(shè)計(jì)的最后一步，也可以在放置元件時(shí)完成

通常，許多高速設(shè)計(jì)布線將與您一直執(zhí)行的操作類似。但是，跟蹤要求將更加嚴(yán)格。某些走線具有阻抗方面的最小長度要求，而其他走線具有最大要求，有些可能需要匹配其他走線。

在不同層上路由不同的信號類型，以最大化不同跡線之間的間距。同時(shí)，保持組件之間的走線長度盡可能短。保持電源和接地回路遠(yuǎn)離可能中斷信號返回的分路，并確保差分對在其容差范圍內(nèi)。

導(dǎo)致大數(shù)據(jù)和存儲器總線的走線長度需要均衡長度，這可能需要延長一些特定的走線。在遵循爬電距離和電氣間隙標(biāo)準(zhǔn)的同時(shí)，保持差分走線之間的間距相等。

高速傳輸線上的長走線可以充當(dāng)天線，可以輻射EMI。工作頻率越高，EMI 輻射的可能性就越大，因此請保持這些走線盡可能短，并盡可能遠(yuǎn)離其他走線。最好確保它們下方有足夠的接地層作為返回路徑。

為了使信號以最小的失真穿過走線，請確保其阻抗沒有任何變化。走線阻抗可能受到寬度、過孔或布線中是否有短截線的影響。要減少串?dāng)_，請盡量減少與另一條走線平行的顯著運(yùn)行長度的任何走線。在具有重復(fù)時(shí)鐘信號的設(shè)備附近放置高速走線也可能導(dǎo)致干擾，因此請確保提供足夠的間距。

考慮使用 PCB 編輯器的高級工具（例如設(shè)置走線長度和走線長度匹配）來協(xié)調(diào)信號時(shí)序。使用專門用于差分對的路由功能將差分對的兩個(gè)網(wǎng)絡(luò)緊密路由在一起可能很有用。您還可以在跟蹤需要更多長度來創(chuàng)建蛇形樣式路由以實(shí)現(xiàn)目標(biāo)長度時(shí)使用跟蹤調(diào)整功能。

依靠 PCB 設(shè)計(jì)工具提供支持

對于任何設(shè)計(jì)人員來說，設(shè)計(jì)具有高速性能的 PCB 都可能具有挑戰(zhàn)性——尤其是考慮到各種布線要求、元件間距等。這正是高級PCB編輯軟件可以幫助您的地方.設(shè)計(jì)規(guī)則檢查 （DRC） 在跟蹤所有這些變量方面非常有用。

Sigrity ERC(電氣規(guī)則檢查)擁有電氣規(guī)則檢查的功能,這能讓電路板設(shè)計(jì)者在沒有仿真模型或者足夠的信號完整性專業(yè)能力的情況下, 簡單而快捷地分析信號質(zhì)量的問題和原因。

由于使用了工業(yè)和市場領(lǐng)先的Cadence Sigrity技術(shù), Sigrity ERC超越了簡單的基于幾何的設(shè)計(jì)規(guī)則檢查, 分析到那些通常只能被專業(yè)SI/PI工具發(fā)現(xiàn)的信號質(zhì)量問題。

Sigrity ERC 完整地融合進(jìn)了Allegro PCB Editor, 這讓設(shè)計(jì)者能夠在繪制電路板時(shí)看到問題, 做出修改, 并且確認(rèn)電氣規(guī)則檢查問題得到改正。