色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

看看全減器電路與Verilog

冬至子 ? 來源:FPGA探索者 ? 作者:FPGA探索者 ? 2023-06-25 17:38 ? 次閱讀

半加器

圖片

** 輸入 A/B,輸出和 S,輸出 C 為進位。

**

** 輸入 A = 0,B = 0,0+0 = 0,所以 S = 0,C = 0;

**

** 輸入 A = 0,B = 1,0+1 = 1,所以 S = 1,C = 0;**

** 輸入 A = 1,B = 0,1+0 = 1,所以 S = 1,C = 0;**

** 輸入 A = 1,B = 1,1+1 = 10(二進制加法,進 1),**

** 所以 S = 0,C = 1;**

圖片

S = A ^ B        // 輸出加法結果
C = A & B        // 輸出進位結果

(1)根據真值表編寫

按照半加器和全加器的真值表寫出輸出端的邏輯表達式,對半加器,輸出的進位端是量輸入的“與”,輸出的計算結果是量輸入的異或;對全加器,也按照邏輯表達式做。

//半加器模塊
module adder_half(  
  input        a,
  input        b,
  output reg   sum,
  output reg   cout
);


//這里的always @(*)搭配里面的“=”阻塞賦值符號
//實現的效果和 assign sum = a ^ b; assign cout = a & b;是一樣的
always @(*)
begin
  sum = a ^ b;
  cout = a & b;
end
endmodule

全加器

當多位數相加時,半加器可用于最低位求和,并給出進位數。第二位的相加有兩個待加數和,還有一個來自前面低位送來的進位數。這三個數相加,得出本位和數(全加和數)和進位數,這種就是“全加”。

真值表:

圖片

圖片

使用與門、或門和異或門搭建電路:

圖片

根據真值表編程,門級描述:

// 全加器
module all_adder(cout,sum,a,b,cin);


input a,b,cin;
output sum,cout;


assign sum = a^b^cin;
assign cout = (a&b)|(a&cin)|(b&cin);
endmodule

全加器編程其他思路

直接描述功能,加法直接得到低位的和、高位的進位。

這種方式描述簡單,易于擴展,但是底層具體的實現方式比較抽象。

// 1 位全加器
module full_add1(a,b,cin,sum,cout);
input a,b,cin;
output sum,cout;


assign {cout,sum} = a+b+cin;  // 位拼接,直接描述功能


endmodule

擴展,4 位全加器,運算不需要改變,只需要更改位寬:

module add4(cout,sum,a,b,cin);


 input[3:0] a,b;
 input cin;
 output[3:0] sum;
 output cout;
 
 assign {cout,sum}=a+b+cin;
 
 endmodule

圖片

半減器

輸入:被減數 A,減數 B

輸出:差 S,借位 Cout

(1)0 - 0 = 0,不需要借位,所以 S = 0,Cout = 0;

(2)0 - 1 = 1,需要借位,所以 S = 1,Cout = 1;

(3)1 - 1 = 0,不需要借位,所以 S = 0,Cout = 0;

(4)1 - 0 = 0,不需要借位,所以 S = 1,Cout = 0;

圖片

通過觀察(或者卡諾圖化簡),可以得出

S = A ^ B;
Cout = (~A) & B;

圖片

全減器

輸入:被減數 A,減數 B,低位向高位的借位 Cin

輸出:差 S,借位 Cout

這里需要注意:需要計算的是 A - B - Cin

(1) 0 - 0 - 0 = 0,不需要借位,所以 S = 0,Cout = 0;

(2) 0 - 1 - 0 = 1,需要借位,所以 S = 1,Cout = 1;

(3) 1 - 1 - 0 = 0,不需要借位,所以 S = 0,Cout = 0;

(4) 1 - 0 - 0 = 1,不需要借位,所以 S = 1,Cout = 0;

(5) 0 - 0 - 1 = 1,需要借位,所以 S = 1,Cout = 1;

(6) 0 - 1 - 1 = 0,需要借位,所以 S = 0,Cout = 1;

(7) 1 - 1 - 1 = 1,需要借位,所以 S = 1,Cout = 1;

(8) 1 - 0 - 1 = 0,不需要借位,所以 S = 0,Cout = 0;

圖片

對 Cout,不容易觀察其表達式,使用卡諾圖化簡:

圖片

S = A ^ B ^ Cin
Cout = (~A) & ( B ^ Cin ) + B & Cin

圖片

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 門電路
    +關注

    關注

    7

    文章

    199

    瀏覽量

    40196
  • 全加器
    +關注

    關注

    10

    文章

    62

    瀏覽量

    28529
  • 半加器
    +關注

    關注

    1

    文章

    29

    瀏覽量

    8805
  • Verilog語言
    +關注

    關注

    0

    文章

    113

    瀏覽量

    8278
收藏 人收藏

    評論

    相關推薦

    北大verilog課件,大家都來看看

    北大verilog課件,大家都來看看啊{:12:}
    發表于 04-27 16:51

    學生作品:怎樣做一個四位全減器

    怎樣做一個四位全減器
    發表于 05-30 21:50

    請問如何用74LS138和與門實現一位全減器

    如何用74LS138和與門實現一位全減器,知識有限,求解答
    發表于 10-29 00:43

    Verilog典型電路設計

    Verilog典型電路設計
    發表于 08-03 09:23 ?61次下載
    <b class='flag-5'>Verilog</b>典型<b class='flag-5'>電路</b>設計

    Verilog_HDL教程

    Verilog_HDL教程,又需要的朋友下來看看
    發表于 05-11 17:30 ?0次下載

    Verilog+HDL實用教程-電科

    Verilog+HDL實用教程-電科,下來看看
    發表于 05-11 17:30 ?34次下載

    Verilog 黃金指南

    Verilog 黃金指南,有需要的朋友下來看看
    發表于 05-20 11:16 ?24次下載

    8051 verilog 版代碼

    8051 verilog 版代碼分享,有需要的下來看看
    發表于 05-24 09:45 ?0次下載

    8051core-Verilog

    8051core-Verilog源代碼分享,有需要的下來看看
    發表于 05-24 09:45 ?14次下載

    Verilog 入門的實例代碼

    Verilog 入門的實例代碼,有需要的下來看看
    發表于 05-24 10:03 ?20次下載

    verilog_代碼

    verilog_代碼分享,有需要的朋友下來看看
    發表于 05-24 10:03 ?12次下載

    用74ls138實現一位全減器

    用3線—8線譯碼器74LS138和門電路設計1位二進制全減器,輸入為被減數、減數和來自低位的借位;輸出為兩數之差和向高位的借位信號。
    發表于 10-31 17:15 ?24w次閱讀
    用74ls138實現一位<b class='flag-5'>全減器</b>

    Verilog語法基礎

    Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路Verilog HDL模型也稱為模塊。
    的頭像 發表于 03-08 14:29 ?1.3w次閱讀

    如何使用Verilog HDL描述可綜合電路

    1、如何使用Verilog HDL描述可綜合電路 Verilog 有什么奇技淫巧?我想最重要的是理解其硬件特性。Verilog HDL語言僅是對已知硬件
    的頭像 發表于 04-04 11:19 ?4230次閱讀
    如何使用<b class='flag-5'>Verilog</b> HDL描述可綜合<b class='flag-5'>電路</b>?

    看看兩個使用Verilog HDL設計的簡單電路

    與非門的Verilog 描述如下圖所示,源程序文件的后綴為.v。
    的頭像 發表于 09-17 15:03 ?1623次閱讀
    <b class='flag-5'>看看</b>兩個使用<b class='flag-5'>Verilog</b> HDL設計的簡單<b class='flag-5'>電路</b>
    主站蜘蛛池模板: 精品国产在线亚洲欧美| 国产精品线路一线路二| 校花爽好大快深点h| 日本护士性生活| 欧美xxxxb| 蜜芽TV影院在线视频| 久久精品AV一区二区无码| 国语92电影网午夜福利| 国产午夜亚洲精品一区| 国产精品久久久久精品A片软件 | 1313久久国产午夜精品理论片| 亚洲性夜色噜噜噜网站2258KK| 亚洲国产欧美在线看片| 亚洲精品视频观看| 亚洲人成在线播放网站岛国| 亚洲色图在线视频| 野花日本韩国视频免费高清观看 | 国产成人精品免费视频大全可播放的 | 久久久久999| 久久伊人在| 男人都懂www深夜免费网站| 内地同志男16china16| 欧美日韩另类在线观看视频| 亲胸揉胸膜下刺激视频网站APP| 欧美午夜a级精美理论片| 全彩无翼污之邪恶女教师| 日本妈妈在线观看中文字幕| 三级黄色网| 午夜在线观看免费完整直播网页| 亚洲精品97福利在线| 野花日本大全免费高清完整版| 在线高清视频不卡无码| 5580免费午夜福利院| WRITEAS塞红酒瓶| 成人 迅雷下载| 国产精品一国产AV麻豆| 黄图gif揉胸吸奶| 蜜桃麻豆WWW久久囤产精品免费| 强被迫伦姧惨叫VIDEO| 无遮挡h肉3d动漫在线观看| 亚洲中文字幕无码一去台湾|