在時(shí)鐘電路的設(shè)計(jì)中，存在 jitter 和 skew 問題。請(qǐng)解釋下：

1. 什么是 jitter，什么是 skew？
2. 在 pre-CTS 的時(shí)序約束中，setup 和 hold 的 clock uncertainty 分別由什么組成。

解析：

（1）名詞解釋

jitter，時(shí)鐘抖動(dòng)；

skew，時(shí)鐘偏斜；

uncertainty，時(shí)鐘不確定性，包括 jitter 和 skew；

Clock Tree Synthesis，時(shí)鐘樹綜合，簡(jiǎn)稱CTS；

（2）具體分析

clock 時(shí)鐘有不確定性（clock uncertainty），其中包括 clock jitter（時(shí)鐘抖動(dòng)）和 clock skew（時(shí)鐘偏斜）。

clock jitter ，抖動(dòng)來(lái)自時(shí)鐘的產(chǎn)生源，比如晶振、PLL，可以理解為 PLL jitter， 是頻率上的不確定性，是頻偏，即針對(duì)這一個(gè)時(shí)鐘，前后周期在變 ，jitter = T2 - T1（或者也存在占空比上的不確定性）；

clock skew ，偏斜來(lái)自時(shí)鐘樹的延遲，是 一個(gè)時(shí)鐘到達(dá)不同時(shí)序邏輯單元的時(shí)刻不同 ，但是周期是不變的， 存在相位差，是相偏 ，可以理解為 clock tree skew， 是相位上的不確定性 ；

對(duì)于 jitter，是晶振本身或者 PLL 電路帶來(lái)的，受到溫度等影響，有一定的振蕩頻率偏移，設(shè)計(jì)者可以更換穩(wěn)定性更好的晶振來(lái)降低 jitter；

對(duì)于 skew，是時(shí)鐘樹上的延遲，可以通過(guò)插入 buffer 來(lái)改變，時(shí)鐘樹綜合布線后，skew 值確定；

對(duì)于同****一個(gè)時(shí)鐘到達(dá)不同的時(shí)序邏輯單元 ：

pre-CTS 預(yù)布局階段 ，時(shí)鐘樹 clock tree 還沒有綜合，所以 clock tree 的 skew 還不確定，在分析 setup 和 hold 的時(shí)候都需要考慮 skew；

對(duì)于 setup ，由于發(fā)射沿和捕獲沿是相鄰的兩個(gè)沿，所以 要考慮 skew，也要考慮 jitter ；

對(duì)于 hold ，由于發(fā)射沿和捕獲沿是同一個(gè)沿，所以 只要考慮 skew，不需要要考慮 jitter ；

如下圖所示：

post-CTS 后布局階段 ，時(shí)鐘樹 clock tree 已經(jīng)綜合，所以 clock tree 的 skew 已經(jīng)確定 ，在分析 setup 和 hold 時(shí)的clock uncertainty 不確定性時(shí)，不需要將 skew 作為時(shí)鐘不確定性的一部分（clock uncertainty）；

對(duì)于 setup ，由于發(fā)射沿和捕獲沿是相鄰的兩個(gè)沿，所以不確定性要 考慮 jitter ；

對(duì)于 hold ，由于發(fā)射沿和捕獲沿是同一個(gè)沿，不需要要考慮 jitter， 沒有時(shí)鐘不確定性 。