繞線延時（Net Delay）是怎么計算出來的呢？Net Delay在整個路徑延時（Path Delay）的占比又是什么情況呢？針對關鍵路徑，工具會如何降低Net Delay呢？下面我們就來逐步闡述。

Net Delay占比多高？

Path Delay = Cell Delay + Net Delay

你可能好奇Net Delay所占的比重如何？這個跟工藝和設計是相關的，但是總體上的趨勢是，隨著工藝尺寸縮小，Net Delay占比越來越高。下面是Net Delay占比的分布圖，統計對象是基于12nm工藝的一個SoC設計中的100萬條路徑。可以看出，很大一部分的Path中的Net Delay占比超過20%。

Net Delay 計算公式

為了計算Net Delay，我們需要先提取出電容和電阻，如果已經有真實的繞線（route）或者預估的繞線（global route），那么只需要根據route在不同層（layer）的分布就可以提取出相對準確的寄生參數值，下圖是在log中顯示每一層的layer的單位電阻和電容值的實例，這些值的源頭是Foundary提供 TLUPlus /ITF文件（本文以ICC為例，其他EDA工具會有較大差異，具體在PnR教程中會講解）：

但是，問題來了，在綜合（Synthesis）階段，如果沒有繞線的長度信息，也沒有stdcell的位置信息，是怎么得到電阻電容值的呢？這就是Wire Load Model在起作用了。

Wire Load Model

下圖是標準單元庫.lib中定義的一種Wire Load Model，名字是“ZeroWireload”，它是根據net的扇出（fanout）來預估長度（length），然后再根據所定義的單位長度的電阻（0.00001），以及單位長度電容（1）來計算net的寄生RC參數。不過圖中的例子比較理想化，都是設成了0，完全不考慮net delay。在實際項目中，必要時，可以自己定義Wire Load Model，盡量在綜合階段將Net Delay的影響考慮進去。

Elmore Delay 模型

既然已經有了寄生的RC信息，那怎么計算Net Delay呢？

對于單輸入單輸出的net，假設不考慮net之間的耦合電容（即不考慮噪聲的影響），并且也不存在電阻性的反饋回路的情況，可以用Elmore Delay模型來計算Net Delay，如下圖：

根據Elmore Delay公式，各節點的delay可以表示為：

如果把繞線用分布式RC模型來表示，如下圖：

那么，Net Delay可以進一步化簡為：

原因是Cwire只能往前看到Rwire/2的電阻，Cload往前能看到Rwire的電阻。

AWE模型和Arnoldi模型

AWE（Asymptotic Waveform Evaluation)和Arnoldi都是是更高級的對RLC網絡延時進行瞬態響應匹配近似的方法。當然，AWE本身也有一階模型，結果與Elmore類似，但是誤差也較大（與SPICE模型相比），可能達到74%，二階AWE模型的誤差可以減少到22%，四階AWE的近似結果和SPICE模型的結果誤差已經很小了。AWE模型的優點是容易實現，缺點是數值不穩定，而Arnoldi模型會更加穩健，在目前EDA工具Postroute階段應用比較多。

Net Delay的優化

前面講到Net Delay占整個Path的比重很大一部分已經超過20%了，如何去優化這一部分Net Delay呢？

根據Net Delay的計算公式，減少R*C的值就能優化Net Delay。由于高層金屬通常會比底層金屬的單位長度RC更小，所以把路徑上的net更多地繞在高層金屬上，可以把關鍵路徑優化得更好。具體到PnR工具的實現上，通常會有一個“Layer Promotion”的功能。

另外，對于高速的net，尤其是clock net，一般會特殊對待，給它們設置NDR（Non-Default-Rule)，讓它們用更大的寬度（width）和間距（space），甚至加上shielding隔離它們，以保證這些高速的net不會被其它的net影響。當然設置NDR是有代價的，它們會占用更多的繞線資源，并不是越嚴格越好，常見的設置是，對clock net設置2倍寬度2倍間距（2w2s）的NDR。其實高速的net用更寬的rule還有一個DFM的原因，就是這些net的電子遷移（Electro-Migration，EM）導致的繞線缺陷機率比普通net要高。在PnR教程中會詳細介紹EM，以及如何避免、修復EM的違例的問題。

總結

對于Net Delay，需要了解它在整個Path Delay占的份量，熟悉Wire Load Model，Elmore Delay，AWE，Arnoldi等概念。有些在后端的面試中也經常被問到。