先說(shuō)為什么要做clock switching，在現(xiàn)代的SoC設(shè)計(jì)中，很多時(shí)候我們?cè)O(shè)計(jì)的模塊并不是要跑在一個(gè)固定的頻率下，而是根據(jù)性能和功耗的要求要跑在不同的時(shí)鐘頻率下，當(dāng)需要降低功耗以及不需要很高性能的時(shí)候，我們可以降低時(shí)鐘頻率，將驅(qū)動(dòng)這個(gè)模塊的時(shí)鐘換成一個(gè)慢速時(shí)鐘。通常時(shí)鐘控制模塊會(huì)產(chǎn)生不同頻率的時(shí)鐘，可能來(lái)自不同的PLL，也可能是來(lái)自不同的時(shí)鐘分頻器，然后有選擇邏輯來(lái)選擇讓哪一個(gè)時(shí)鐘驅(qū)動(dòng)電路。

那么針對(duì)這個(gè)，面試官可能直接問(wèn)你如何做時(shí)鐘切換。如果你對(duì)于時(shí)鐘切換完全沒(méi)有概念，你腦子里可能想到的是一個(gè)MUX結(jié)構(gòu)，如下圖所示

看起來(lái)解決了問(wèn)題，當(dāng)SEL為0的時(shí)候，CLK0被上面的AND門(mén)給block住，當(dāng)SEL為1的時(shí)候，CLK1被下面的AND門(mén)給block住。但是問(wèn)題會(huì)出在SEL變化的時(shí)候，AND的門(mén)變化是立刻的，當(dāng)SEL恰好在CLK0為高的時(shí)候從1變?yōu)?，或者恰好在CLK1為高的時(shí)候從0變?yōu)?，那么輸出的CLK_OUT就會(huì)產(chǎn)生一個(gè)毛刺glitch。

（電路中產(chǎn)生了glitch為什么有害？）

那么接下來(lái)我們就要思考如何避免毛刺的產(chǎn)生。一個(gè)思路就是，我們要先把當(dāng)前正選中的時(shí)鐘完全停下來(lái)，然后再切換成我們想要的目標(biāo)時(shí)鐘。

然后問(wèn)題就變成了，我們?cè)谑裁磿r(shí)候可以把當(dāng)前時(shí)鐘停下來(lái)且無(wú)毛刺，以及我們?cè)谑裁磿r(shí)候可以讓目標(biāo)時(shí)鐘通過(guò)且無(wú)毛刺。

關(guān)于什么時(shí)候讓時(shí)鐘停下來(lái)且無(wú)毛刺，我們回想一下我們?cè)谠O(shè)計(jì)clock gating里也遇到過(guò)類(lèi)似的問(wèn)題，解決的辦法是利用一個(gè)負(fù)沿觸發(fā)的latch，使得真正的gating發(fā)生在clock為低的時(shí)候。這里我們也要利用這個(gè)想法，即在clock為低的時(shí)候停住clock。相應(yīng)的，對(duì)于目標(biāo)clock，我們也在它為低的時(shí)候打開(kāi)，這樣下一個(gè)正沿就可以完整的輸出。

利用clock gating的設(shè)計(jì)，這樣我們就可以得到下面一個(gè)電路：

上面的兩個(gè)flop注意都是負(fù)沿觸發(fā)的，也就是說(shuō)它們的Q會(huì)在CLK1和CLK2的下降沿到來(lái)之后才發(fā)生變化，這樣就可以保證CLK1/2為高的半個(gè)周期完整的輸出，同時(shí)，切換為另外一路的時(shí)候由于Flop之前的AND門(mén)，也保證了即使SELECT立刻變化，AND門(mén)的輸出也是在另外一路停下來(lái)之后才能發(fā)生變化，這樣就保證了先停一路，再切另外一路。

看起來(lái)問(wèn)題解決了，但是上面的電路有什么問(wèn)題呢？如果你看過(guò)老李之前的跨時(shí)鐘域系列文章，應(yīng)該很迅速地發(fā)現(xiàn)，這里面有個(gè)CDC的問(wèn)題。請(qǐng)問(wèn)，SELECT信號(hào)到底是同步于CLK1還是CLK2呢？甚至有沒(méi)有可能SELECT信號(hào)是異步于CLK1和CLK2呢？我們說(shuō)，如果CLK1和CLK2為兩個(gè)異步的CLK，那么SELECT至多和其中之一同步，和另外一路必然異步。既然是一個(gè)異步信號(hào)，那么直接去寄存器的D端就會(huì)產(chǎn)生CDC的問(wèn)題，flop可能會(huì)產(chǎn)生亞穩(wěn)態(tài)！當(dāng)flop出現(xiàn)亞穩(wěn)態(tài)的時(shí)候，輸出CLK_OUT當(dāng)然也不是干凈穩(wěn)定的，造成的惡果不亞于毛刺！

好，那么要怎么解決問(wèn)題亞穩(wěn)態(tài)的問(wèn)題？很簡(jiǎn)單加synchronizer，也就是要在flop前面再加一級(jí)flop，來(lái)達(dá)到利用2flop synchronizer來(lái)synchronize SELECT的目的。電路變成下面

這樣我們就解決了metastable的問(wèn)題。一般來(lái)說(shuō)，面試的時(shí)候你能把上面這個(gè)電路圖畫(huà)出來(lái)，并且解釋清楚里面每一個(gè)門(mén)的作用，以及這樣設(shè)計(jì)的思路，基本就達(dá)到了面試官的考察要求。

當(dāng)然老李給大家分析面試題通常都不會(huì)止步于此，上面的這個(gè)電路結(jié)構(gòu)大家在任何地方一搜索就可以得到。老李下面帶來(lái)時(shí)鐘切換中更加進(jìn)階的干貨內(nèi)容。

我們?cè)賮?lái)仔細(xì)思考上面的電路，有幾個(gè)點(diǎn)需要注意

1. 因?yàn)閟ynchronizer的引入，當(dāng)SEL變化到en0發(fā)生變化需要2個(gè)CLK0周期，之后才能把CLK0停下來(lái)。也就是說(shuō)，當(dāng)前CLK不是立刻停下來(lái)的，這一點(diǎn)大家在設(shè)計(jì)模塊的時(shí)候要留心一下，不能想當(dāng)然認(rèn)為SEL一變化CLK立刻就會(huì)停。
2. 而由于另外一路的synchronizer的延時(shí)，當(dāng)之前的CLK停下之后，目標(biāo)clock也不是立刻開(kāi)始反轉(zhuǎn)，所以?xún)蓚€(gè)clock切換中間會(huì)有一段時(shí)間CLK_OUT沒(méi)有clock，這個(gè)gap對(duì)你的系統(tǒng)是否有影響要仔細(xì)考慮。
3. 我們說(shuō)是利用1個(gè)clock周期去使得metastable來(lái)穩(wěn)定下來(lái)。但就上面這個(gè)設(shè)計(jì)而言，我們?cè)谪?fù)沿觸發(fā)的flop之前只加了一級(jí)正沿觸發(fā)的flop，這樣留給flop輸出穩(wěn)定下來(lái)的時(shí)間只有 半個(gè)周期 。可能會(huì)使得MTBF達(dá)不到我們需要的值，所以這其實(shí)是一個(gè)trade off，你可以在前面再加一級(jí)正沿觸發(fā)的flop，這樣變成真正的2flop synchronizer。但是代價(jià)就是需要更多一個(gè)周期來(lái)停下clock，以及中間沒(méi)有clock的gap時(shí)間更長(zhǎng)。
4. 在綜合以及PNR的時(shí)候，對(duì)于后面的兩個(gè)AND門(mén)和OR門(mén)要設(shè)為dont touch，避免綜合工具給替換成別的cell。

下面老李可能會(huì)問(wèn)，如果我不希望你用負(fù)沿觸發(fā)的flop，因?yàn)槲业墓に噹?kù)里面沒(méi)有，那么你要怎么設(shè)計(jì)？

思路就是用一個(gè)clock gating cell來(lái)替換掉上面的negedge flop和AND 門(mén)，clock gating我們說(shuō)過(guò)打開(kāi)時(shí)鐘和關(guān)閉時(shí)鐘都是無(wú)毛刺的。所以你可能會(huì)想到下面的電路

但是很不幸，上面的電路看起來(lái)完美無(wú)缺，但是其實(shí)并不能達(dá)到無(wú)毛刺的時(shí)鐘切換。往下看老李的提示之前，請(qǐng)你自己思考一下為什么？和上面的negedge flop + AND有什么區(qū)別呢？

其實(shí)原因就是en0變?yōu)?的時(shí)候CLK_OUT并不是立刻停住的！這是clock gating cell的特征。那么當(dāng)你把en0b傳給下一路，下面CLK1可能會(huì)在CLK0沒(méi)有完全停下的時(shí)候就打開(kāi)了，還是會(huì)產(chǎn)生glitch。你可能會(huì)說(shuō)，en0b到en1不還得經(jīng)過(guò)一段時(shí)間嗎？en1變?yōu)?到ICG打開(kāi)不也得要時(shí)間嗎？你期望CLK0利用這段時(shí)間完全關(guān)斷。但是這并不一定，因?yàn)槟悴⒉恢繡LK0和CLK1的頻率關(guān)系，如果CLK1比CLK0快很多，下面的synchronizer delay可能并不夠。我們要設(shè)計(jì)的是一個(gè)能夠在clk0和clk1在任意頻率下都可以工作的電路。

所以改進(jìn)的設(shè)計(jì)是要在en0之后再加一級(jí)flop，將延一拍之后的en0b_dly反饋給另外一路，這樣才能保證在當(dāng)前路完全關(guān)斷的情況下切換。

再擴(kuò)展問(wèn)一個(gè)問(wèn)題，上面我們?cè)O(shè)計(jì)的都是兩路clock之間進(jìn)行切換，如果要求你設(shè)計(jì)一個(gè)多路時(shí)鐘切換的電路，甚至要求時(shí)鐘的路數(shù)是參數(shù)化的，你要怎么設(shè)計(jì)呢？

關(guān)于多路時(shí)鐘切換，第一個(gè)要考慮的問(wèn)題是，如何設(shè)計(jì)SEL？是用binary來(lái)編碼SEL還是別的方式？這里推薦用獨(dú)熱碼onehot來(lái)編碼SEL，因?yàn)槿我鈺r(shí)刻只會(huì)選中其中一路，天然就和onehot的編碼性質(zhì)相同，也就是N路clock，那么SEL就是N位，每一位對(duì)應(yīng)一路。利用onehot encoding的還有一個(gè)好處是參數(shù)化方便，如果利用binary，那么可能會(huì)遇到不合法的輸入，比如只有3路clock，但是SEL=2‘b11。

另外一個(gè)要考慮的問(wèn)題是最后的那個(gè)OR門(mén)的實(shí)現(xiàn)，當(dāng)我們只有2路，3路clock需要切換的時(shí)候，庫(kù)里面有2輸入的普通OR門(mén)，但是并不推薦大家直接用。原因在于，由于最終我們輸出的是一個(gè)時(shí)鐘信號(hào)，那么我們通常要求時(shí)鐘信號(hào)的transition是非常干凈的，而且上升沿和下降沿是平衡的，即tr(rising delay)和tf(falling delay)是幾乎差不多的，而普通的2輸入OR門(mén)并不保證它們tr和tf相等，而且是與2輸入中連哪一個(gè)輸入pin有關(guān)。為了解決這個(gè)問(wèn)題，工藝庫(kù)廠家一般會(huì)提供一些特殊的CELL，進(jìn)行了專(zhuān)門(mén)的設(shè)計(jì)，可以使得tr和tf幾乎相等，并且兩個(gè)輸入pin的延時(shí)也是一樣的，并不區(qū)分，所以我們要例化那些特殊的專(zhuān)門(mén)給clock path上用的cell。但是當(dāng)輸入變成了多路clock，比如4路，5路，甚至更多路比如8路，16路的時(shí)候，廠家也不會(huì)提供balanced 多輸入clock OR cell。這個(gè)時(shí)候我們就要專(zhuān)門(mén)利用NAND tree來(lái)實(shí)現(xiàn)最后的OR邏輯，并且要保證每一路所需要的NAND cell delay是一樣的（思考題：為什么要balance每一路？）舉個(gè)例子一個(gè)利用NAND tree來(lái)達(dá)到2input OR的結(jié)構(gòu)如下

最后再提一個(gè)很多人都會(huì)忽視的問(wèn)題，請(qǐng)問(wèn)大家，在上面設(shè)計(jì)的無(wú)毛刺時(shí)鐘切換電路，對(duì)于其中synchronizer flop，以及clock gating cell，你有沒(méi)有考慮reset信號(hào)的影響? 如果你的reset信號(hào)是異步reset，那么當(dāng)你reset active的時(shí)候，clock會(huì)立刻被切斷，那么是不是也會(huì)產(chǎn)生glitch?

這個(gè)問(wèn)題的解決思路有兩個(gè)，一是假設(shè)你在reset狀態(tài)下選中的是clock0，那么需要你在assert reset之前要先切換到clock0；如果不是，比如reset assert的時(shí)候是clock3，那么你需要保證所有被clock3驅(qū)動(dòng)的下游邏輯也都會(huì)被這個(gè)reset信號(hào)給復(fù)位。