testbench是什么? testbench測試的機制是什么?

testbench是什么

廢話不多說直接上干貨，testbench就是對寫的FPGA文件進行測試的文件，可以是verilog也可以是VHDL。

verilog和VHDL的國際標準里面有很多不能被綜合實現的語句，比如initial，forever，repeat，延時語句#1等等，這些語句就是用來測試的時候使用的。運行環境一般是ise或者vivado自帶的仿真工具，或者如modelsim一樣的第三方仿真工具。

testbench測試的機制是什么

任何一個設計好的模塊（比如第一講的PWM產生模塊），都有輸入和輸出，此模塊是否滿足要求就是看給定滿足要求的輸入，是否能夠得到滿足要求的輸出。所以testbench的測試機制就是 ：用各種verilog或者VHDL語法，產生滿足條件的激勵信號（也就是對被模塊的輸入），同時對模塊的輸出進行捕捉，測試輸出是否滿足要求 。如下圖，產生激勵輸出驗證模塊兩個模塊都屬于testbench，最好的輸出驗證模塊最終只需要給一個pass和fail的答案出來就可以了。不管是用一個信號表示pass和fail還是用$display()函數打印，最終簡單明了的給出過或者不過的信息就好了。請大家寫仿真文件的時候盡量做到這點。

testbench運行順序之謎

首先，跟大家解釋一點，所有testbench本質上都是串行執行，因為在CPU環境下，沒有可靠并行執行的能力。所有并行的語句，比如兩個always模塊，fork join語句塊，都是軟件模擬并行執行的。所以老一點的編譯器，信號定義要在initial語句前面，initial的信號要先有初始值后面的語句才能從給定初值開始執行。所以大家寫testbench的時候，要注意，最好先定義信號，再寫initial語句，后面的語句交換順序不影響，軟件可以識別并按照IEEE標準的順序去執行。

如果一個模塊里面想用并行執行語句用fork join語句，順序執行用begin end語句。initial語句可以寫多個，都是并行執行的，當兩個信號在initial沖突的時候，會先執行前面的initial的值。

常用testbench語句總結

時鐘產生——always begin clk = 0; #1 clk = 1; #1; end 。注意這里的always后面沒有@！沒有@的時候always代表永遠循環執行begin end之間的語句，如果有@，后面一定要加時鐘，代表時鐘邊沿來到的時候順序執行begin end里面的語句。沒有@的always語句不可綜合。

時間軸設置——'timescale 仿真時間單位/時間精度; 比如`timescale 1ns / 1ps;代表仿真的時間軸單位是1ns，仿真工具仿真的最大精度只到1ps內的邏輯變化。

延時語句——#n; 代表延時n個時間軸單位。比如之前定義了`timescale 1ns / 1ps；如果后面寫 #3；就代表延時3ns而不是延時3ps。

初始化——initial begin a=0; #100； a=1; end。testbench在運行起來之后，第一個進入初始化語句，并且只執行一次停在最后一句，然后才是后面的語句。由于begin end里面的語句是串行執行的，所以這句話代表a低電平100ns后永遠為高。復位信號常常這樣產生。

系統函數——**stop；代表運行到這一句停止仿真，**dispaly("pass")；代表在命令行顯示pass這串字符。

等待語句——wait(條件表達式) 語句/語句塊; 語句塊可以是串行塊（begin…end）或并行塊（fork…join）。當邏輯表達式為“真”時，語句塊立即得到執行；否則，暫停進程并等待，直到邏輯表達式變為“真”，再開始執行后面的語句。

關于verilog測試激勵的語法請打開，里面有所有的仿真激勵：

打開菜鳥教程——資料下載——選擇“verilog最經典中文教程”

另外提一句：學verilog要知道verilog語句的執行順序和機制，生成的對應時序，哪些語句可綜合哪些不可綜合。這是最基礎的要求。

其實看了之前的鏈接大部分大家應該都能看明白了，現在只揀之前沒講的代碼講。