在新工藝下對新產品進行靜態時序分析時，我們首先需要考慮的是Signoff的scenarios（或者views）組合，每一個scenario由以下三部分組成：

（1）Operating Mode，即工作模式

（2）PVT Corner

（3）Parasitics Corner

其中的Operating Mode，可以分為Function Mode和Test Mode。對于大型的SoC芯片工作模式多種多樣，特別是牽涉到不同子系統工作電壓可變，甚至同一子系統不同功能模塊的工作電壓可變，排列組合出來的Function Modes數量可以達上百個，這部分與設計是強相關的。而Test Modes與DFT是強相關的，比較常見的有Scan capture mode，Scan shift mode，Bist mode，以及Jtag mode等等。

PVT Corners

顧名思義，PVT分別標明了工藝角快慢，電壓高低，溫度高低，一般是對有源器件而言，比如標準單元和IP等。同一檔電壓下，一般地可以分為以下幾種PVT Corner：

（1）Typical，例如：typical_0p8v_25c，其特點有：

• typical process
• nominal power voltage
• nominal temperature (25c或者85c)

該Corner一般用于評估功耗，有些公司習慣可以選擇25c，有些習慣選擇85c，標準一致就行。按照統計數據，85c的leakage大約是25c的8倍左右，即溫度每升高20度，leakage翻一倍。

（2）WCS，也稱WC，例如：ssgnp_0p72v_125c，其特點有：

• slow process
• low power voltage （90% * nominal power voltage）
• high temperature

因為先進工藝下溫度對管子特性的影響不是線性的，所以按照溫度的高低，又有WCL（表示Low temperate，例如ssgnp_0p72v_m40c）和WCZ（表示Zero Temperature，例如ssgnp_0p72v_0c）兩個。

（3）BCF，也稱BC，例如：ffgnp_0p88v_m40c，其特點有：

• fast process
• high power voltage （110% * normal power voltage）
• low temperature

（4）ML，即Max Leakage，例如：ffgnp_0p88v_125c，期特點有：

• fast process
• high power voltage
• high temperature

Parasitic Corners

除了有源器件部分，無源的互聯繞線也會有不同的工藝角，這里主要從寄生電容C和寄生電阻R來分類，寄生電感L的建模在特殊工藝或者更先進的3nm/2nm工藝可能會更多地考慮。

（1）Ctypical

特點：電容和電阻不偏大也不偏小，居中狀態

（2）Cworst （或Max C）

特點：由于繞線在制造過程中發生寬度偏大/間距變小，導致電容偏大，相應地電阻偏小的狀態，對于較短的繞線，總體的RC乘積是偏大的，造成繞線延遲偏大

（3）Cbest （或Min C）

特點，與Cworst相反，電容偏小，電阻偏大，RC偏小的狀態，較短的繞線延遲偏小

（4）RCworst （或Max RC）

特點：對于較長的繞線，RC值有可能是由電阻R主導，假如在制造過程中寬度偏小，造成電阻偏大，電容偏小，然而總體的RC乘積是偏大的，較長的繞線延遲偏大

（5）RCbest （或Min RC）

特點：與RCworst相反，電阻小，電容偏大，RC偏小的狀態，較長的繞線延遲偏小

在先進工藝下，引入了Double Pattern(DPT)之后，對于寄生參數提取又加入了新的需要考量的因素，即同一層金屬兩個Mask之間的間距偏差。因此有了下圖的幾個新的Parasitic Corners：

（1）Ctypical_CCworst

（2）Ctypical_CCbest

（3）Cworst_CCworst

（4）RCworst_CCworst

（5）Cbest_CCbest

（6）RCbest_CCbest

特點 ：在引入DPT之前的Corner的基礎上加入CCworst或者CCbest，CCworst表示DPT的兩個Mask間距更小，往總體電容變大的方向偏，而CCbest表示DPT的兩個Mask間距更大的，往總體電容變小的方向偏。另外，寄生參數的提取也和溫度有關，往往和PVT Corner的溫度對應。不過，實際制造過程中也會發生不同層的金屬處在不同Corner的情況，在這部分沒有辦法Cover，只能通過Net Derate，或者Clock Uncertainty去Cover了。

在實際項目中，需要注意的是：

（1）布局布線過程中選用的Corner要充分覆蓋到Signoff Corner，因為有些Design中的長線較多，有些Design中短線較多 ，在選擇Cworst/Cbest還是RCworst/RCbest時要綜合考慮，如果runtime能夠承受，可以同時都加上。

（2）由于工藝的需要，芯片的繞線空白區域往往不可避免地需要加一些Metal Fill，而這些Metal Fill往往對寄生參數提取的結果會造成影響，特別是對于繞線密度比較低的區域。因此建議在盡早帶上Metal Fill去跑寄生參數提取。

（3）大家可能會想到，在Hard IP中既有有源器件Stdcell，也有無源的繞線，在Vendor提供IP的時候一般會有各個Scenario的.lib，包括不同PVT和Parasitic Corner的組合，在使用的時候需要一一對應，避免混用。