內容摘要

電力電子元件可提高所有行業和應用中電機和馬達的能源效率。這些電力電子元件越來越多地被更密集地封裝在一起，靠近或放置在電機本身附近或上面，因此受到應用中的聲振粗糙度和振動的影響。必須有效地消除這些組件的散熱，以防止器件過早失效，或者在最嚴重的情況下，泄漏電流隨著溫度的升高而增加，導致熱失控，進一步增加散熱，直到半導體芯片實際熔化。

安森美半導體承諾向客戶提供最高質量的產品，為此，必須了解如何以盡可能少的缺陷引入和生產寬帶隙半導體等新技術，以便在部件經歷溫度波動時提高器件性能和可靠性。

這些溫度波動會導致焊料芯片貼裝開裂，或芯片貼裝與芯片之間或芯片貼裝與基板之間分層。這反過來又導致芯片溫度升高，因為從芯片到環境的熱流路徑被破壞，進一步提高了溫度波動的大小，從而進一步加快了損壞速度。器件壽命取決于許多因素，但根據芯片的工作溫度，安森美半導體知道，在相同的負載率下，溫度升高 10° C 大致相當于壽命減少兩到三倍。

焊料芯片貼裝中可能發生的孔洞具有使芯片貼裝導熱性降低的綜合效應，并充當可能形成裂紋的部位，因此焊料芯片貼裝孔洞是電力電子封裝中的主要可靠性問題之一。芯片貼裝孔洞的影響取決于焊料中孔洞的類型、圖案和孔洞的位置，因此真正了解這些孔洞對芯片貼裝熱阻的影響至關重要。

為了研究這一點，安森美半導體選擇了一種絕緣柵雙極晶體管（IGBT），該晶體管與 TO-247 封裝中的二極管共同封裝。選擇十個樣品，這些樣品在芯片貼裝中具有不同的孔洞量，使用 X 射線成像檢測，如圖 1 所示。

圖 1：樣品按 IBGT 芯片貼裝孔洞的降序排列。

這些樣品按孔洞總量（占芯片面積的百分比）和最大孔洞的大?。ㄍǔＳ尚酒鈬目锥淳劢Y引起）分類。

測量孔洞對芯片貼裝熱阻的影響需要一個高度靈敏的測量系統，以及能夠識別芯片貼裝對所測量的整體熱阻貢獻的方法。這意味著遵循 JEDEC JESD51-14 標準，使用瞬態雙界面測量（TDIM）方法測量結殼熱阻 θJC。熱阻Zth測量使用西門子Simcenter POWERTESTER ?1500A 進行，它提供了必要的測量保真度，并結合 Zth 曲線的內置結構函數分析，以識別由于芯片貼裝引起的部分熱阻。

結構函數是熱流路徑的一維表示，提供有關系統中熱特性空間分布的信息，將此信息顯示為熱量從芯片表面上的源傳遞到 Simcenter POWERTESTER ? 1500A中貼裝零件的冷板時累積熱阻與累積熱電容的圖表。該方法完全符合 JEDEC JESD51-14 標準，屬于非侵入式方法，因為它使用 JEDEC JESD51-1 中描述的電氣測試方法在測量過程中對芯片進行電加熱和檢測芯片溫度。

“熱結構函數分析提供了一種有效且非侵入式的方法來識別封裝設備各個層的物理特性。該技術補充了其他非破壞性故障分析技術，例如 X 射線和 C-SAM，這些技術可以明確識別缺陷，但是，這些技術不提供任何有關這些缺陷對零件熱行為的影響信息。”

——蘇杰·辛格

安森美半導體

首席可靠性工程師

圖 3：（a）和（b）分別為 θ JC（IGBT） 和 θ JC（二極管）測量電路圖。（c）θ JC（IGBT）測量的實驗裝置。（d）顯示不同層的橫截面和邊界條件的示意圖。

圖3（a）和（b）分別顯示了 IGBT 和二極管結溫的加熱和傳感電氣原理圖。IGBT 上的 Zth 測量是在飽和模式下完成的。圖3（c）顯示了 IGBT 測量的實驗夾具。夾具通過 6 “/lb 的夾緊扭矩夾在冷板上，以確保良好的熱傳導。圖3（d）顯示了封裝結構以及 IGBT 和二極管的物理隔離，它們都安裝在引線框架上。雖然Simcenter POWERTESTER ? 1500A 能夠為單個封裝提供高達 1500A 的電流，但用于測量的加熱電流為 20A。所有測量均在 25° C 的冷板溫度下進行，功率測試儀在測量過程中自動捕獲數據。使用 Simcenter T3STER ? Master 軟件對數據進行分析。測量前幾微秒內發生的電瞬變是由電源從 20A 加熱電流調低到0.1A 測量電流引起的，通過內置的“平方根” 方法進行校正，該方法使用合適選定時間窗口內的擬合平方根外推的曲線代替初始/ 寄生瞬變。

使用 JESD51-14 測量 θ JC 包括進行兩次測量，一次是將樣品安裝在冷板上，樣品和冷板之間沒有潤滑脂，另一次是使用潤滑脂。

夾具和封裝的微觀粗糙度可抵抗干燥外殼的熱流，而TIM/ 潤滑脂可最大限度地減少表面粗糙度并降低界面熱阻。因此，兩條曲線分離是由于兩次測量的熱路徑不同。一旦熱通量到達封裝- 夾具界面，即當通量離開封裝外殼時，兩條曲線就開始分離。兩條曲線的分割點表示 θ JC。然而，兩條曲線逐漸分開，而不是在一個明確的點上， 如圖 4（a）所示。因此，有必要更精確地定義時間上的分離點。如果使用曲線的導數，則任務相對容易，如圖 4（b）所示。圖中的噪聲是通過將電阻- 電容梯形圖擬合到實驗響應中，并通過該梯形圖與瞬態開始和結束時擬合導數差值的趨勢線相交的位置來解釋。

圖 4：（a）使用和不使用潤滑脂測量的樣品 a 的 Zth 曲線。（b）θ JC評估遵循樣品 a 的導數增量方法?；?RC 網絡響應的擬合曲線與趨勢線之間的交點的 x 值定義了 θ JC。

使用這種方法，對應于樣品 a 的結殼熱阻的分離點為0.18K/W。用于對樣品的溫度與時間響應進行后處理的Simcenter T3STER Master 軟件提供了一種使用結構函數評估結殼熱阻的替代方法。結構函數是總累積熱電容的圖形表示，作為從熱源或驅動點（結點）測量的總累積熱阻的函數，熱量通過封裝到達環境，在本例中為冷板。結構函數是通過測量的瞬態響應的數學變換來計算的，該變換涉及此處未描述的幾個步驟。

圖 5：（a） 樣品 a 的熱電容與熱阻的關系，顯示由于封裝外殼之間界面的變化而導致的熱路徑差異。

對于一維熱流路徑，熱結構函數提供有關封裝器件內各層的熱特性的信息。由于封裝器件中的缺陷而導致的熱流變化將改變結構函數。換句話說，累積熱阻或累積熱電容的變化對應于熱流路徑內熱結構或材料特性的變化。例如，如果外殼和夾具之間的熱界面從干接觸更改為潤滑脂，則這兩個測量的結構函數將在相應點分離，分離點處的熱阻指示結殼熱阻的值，從而提供另一種測量方法。

無論使用哪種方法，清楚地確定曲線在哪一點上分離都具有挑戰性。在結構函數方法的情況下，累積結構函數的差異也有一些噪聲，因此同樣沒有曲線突然相互偏離的唯一點。雖然該方法在 JEDEC JESD51-14 標準中進行了標準化和記錄，但它沒有包含明確的指南來選擇熱電容差值以判斷在該處曲線已分離。差值為曲線似乎分離時電容值的 5%。使用較低的值會導致結殼熱阻變化較大。

根據 JESD51-14，低熱阻封裝通過結構函數差分法獲得的結殼熱阻常受到數值效應的阻礙；因此，在這種情況下，導數增量方法似乎更可靠，因為 TO-247 封裝具有低熱阻。

在選擇了最可靠的方法來測量結殼電阻后，安森美半導體能夠將注意力轉向檢查芯片貼裝層中的孔洞對結殼電阻的影響。先前的研究發現，與分布式或隨機孔洞相比，本質上是大型聚結孔洞對散熱的影響更嚴重。為了提供高質量和高性價比的產品，必須準確了解孔洞的尺寸、位置和分布如何影響封裝的熱性能。

使用溫度與時間導數法測量了樣品 a 至樣品 j 的 10 個封裝，并測量了結殼電阻，結果與最大孔洞對應的面積百分比和總孔洞百分比相關。圖 6 顯示了該分析的結果。

從結果可以清楚地看出，在約 10% 的總孔洞面積以下，孔洞的存在不會明顯增加結殼電阻。由此得出的結論是，包含在總孔洞百分比中的分布式孔洞不會顯著嚴重影響散熱。最大的孔洞尺寸（占總面積的百分比）對結殼電阻的影響更為明顯。

隨著最大孔洞百分比的增加，結殼熱阻的行為可以用指數擬合來描述，如圖6（a）所示。選擇指數函數是為了評估加速度行為的性質。

圖 6：（a）和（b）結殼熱阻（對于 IGBT 芯片）分別占最大孔洞百分比和總孔洞百分比的函數。

很明顯，孔洞水平的增加會減少熱傳導的有效面積，這將導致結殼電阻的增加。對于較高的孔洞水平，隨著孔洞百分比的增加，阻力的變化可能是巨大的，并且很難預測確切的行為，因為它取決于這些孔洞的分布方式。封裝器件的散熱受到芯片貼裝孔洞的嚴重影響，從可靠性的角度來看，最大限度地減少這些孔洞非常重要。最大的孔洞百分比對器件的熱阻影響最大。對二極管結殼電阻的測量表明，這不受 IGBT 芯片貼裝中的孔洞影響，這意味著二極管熱路徑與 IGBT 熱路徑無關。

審核編輯：湯梓紅