我們發現，使用DC/DC轉換器降低LDO的輸入電壓是驅動ADC電源輸入的一種更有效的方法。提醒一下，下面的圖 1 給出了此拓撲。輸入電源電壓為5.0 V，降壓至2.5 V，然后輸入至LDO，ADC電源電壓具有1.8 V輸出。

圖1

利用 DC/DC 轉換器和 LDO 驅動 ADC 電源輸入

我想花點時間進一步擴展一下我之前在本例中提到的一個主題，即圍繞ADC基波輸入音的潛在雜散。這些開關雜散的位置將取決于DC/DC轉換器的開關頻率和ADC的輸入頻率。開關雜散將與輸入信號混合，雜散將在fIN — fSW和fIN + fSW產生（如下圖2所示）。

圖2

帶開關雜散的數字化ADC數據的FFT

好消息是，通過適當的設計，這些雜散的幅度可以最小化，并且在許多情況下低于ADC頻譜中的諧波或其他雜散，因此它們不是問題。因此，讓我們看看關于這些馬刺需要考慮的一些事情。一些普遍的想法是，LDO將“清理”這些開關雜散，因為LDO具有高PSRR（電源抑制比）。實際上，PSRR通常非常適合高達幾百千赫茲的LDO。

超過幾百千赫茲，PSRR通常會開始相當快地退化。通常，系統中的許多電源噪聲通常都在此頻率范圍內，因此LDO可以很好地充分抑制它。AD9683（AD9250的單通道版本）等ADC的PSRR在2 MHz以上表現出更好的PSRR，如下圖3所示，PSRR高達10 MHz。這在開關頻率周圍留下了一個區域，其組合PSRR低于預期。

圖3

AD9683的PSRR曲線

DC/DC 轉換器的開關頻率通常為 400-500 kHz，最高可達 1-2 MHz。以這種速率產生的開關雜散可能不會被LDO和/或ADC完全濾除。這些雜散可以直接通過，并可能出現在ADC的輸出頻譜中，如圖2所示。也就是說，除非DC/DC轉換器布局和輸出濾波設計正確，否則它們將通過。這就是為什么擁有適當的電路設計和布局很重要的原因，如圖4和圖5所示，我們上次也看過。

圖4

推薦的ADP2114布局

如圖3所示，通過在LDO輸出端采用適當的電路設計和良好的濾波器設計，可以大大降低開關雜散。然而，這本身并不是全部，注意布局也很重要。與任何高頻或開關器件一樣，重要的是要注意電流返回路徑，以確保開關噪聲不會進入ADC或可能也位于同一電路板上的其他組件。保持這些當前返回路徑非常小非常重要。在設計中，將它們與敏感節點保持物理隔離也很重要，這樣開關噪聲耦合就會降至最低。

如您所見，需要考慮許多方面，但這就是工程同時如此具有挑戰性和樂趣的原因。

審核編輯：郭婷