今天我們要介紹的時序分析概念是 clock gate 。 clock gate cell是用data signal控制clock信號的cell，它被頻繁地用在多周期的時鐘path，可以節省功耗。如下圖所示：

我們經常說的reg2clockgate path的setup和hold檢查，就是指：clock gate上enable信號要比clock信號提前到達一段時間和保持一段時間。

通常，clock gate上的setup會比較難收斂，因為如下圖對于clock gate的timing path，天然會穿在skew k；clock tree必然不balance。在實際設計中，我們一般會盡量將clock gate 單元放在寄存器附近以減小skew。也可以采用 set_clock_gating_check ，加大對clock gate timing的約束。

常見的clock gating cell有 ICG cell (integrated clock gating cell)和 clock gating logical cell (and+low latch)。現在一般library庫里都帶有ICG cell了，clock gating logical cell已經不常用了

對于clock gating cell，synthesis前就會插入，本身和CTS沒太大關系,

一般只要確保clock timing check打開的就行，就是如下global變量設成true

timing_enable_clock2clock_clockgating_check

另外，CTS工具會對其做clone,declone操作.

ICG cell Clone: 受相同ICG cell控制的時序單元較多或者分布不均勻時，就會導致ICG cell連線過長，這時可以通過clone ICG cell進行優化

ICG cell De-Clone: 受相同ICG cell控制的時序單元較少，就會導致ICG cell數量過多，設計density增大。這時可以通過De-clone ICG cell進行優化。