FPGA的設計流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態時序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設計的流程圖。

1、HDL代碼編寫

行為語言是目前使用較多的高層硬件描述語言，主要有VHDL和Verilog HDL兩個IEEE標準。在使用黑金FPGA開發板進行學習的過程中使用較多的是HDL。其突出優點有：語言與工藝的無關性；語言的公開可利用性；具有很強的邏輯描述和仿真功能，且輸入效率高；在不同的設計輸入庫之間轉換方便。

之后進行功能仿真是在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延時信息只對初步的功能進行檢測。

2、RTL綜合

將模塊化層次化設計的多個文件合并為一個網表，使設計層次平面化。

3、布局布線

將已經分割的邏輯小塊放到器件內部邏輯資源的具體位置并利用布線資源完成各個功能塊之間的連接。

4、靜態時序分析

靜態時序分析主要進行時序仿真，它又稱為后仿真或者延時仿真。由于不同器件的內部延時不一樣，不同的布局布線方案也會影響延時。因此需要在設計過程中進行時序仿真，分析其時序關系，估計設計的性能，以及檢查和消除競爭冒險等是非常有必要的。

5、生成下載文件

在時序仿真完成之后產生可供器件編程的位流數據文件，然后將編程數據寫入到器件中。

審核編輯：湯梓紅