帶隙基準廣泛應用于模擬集成電路中。帶隙基準電路輸出的基準電壓可以為模擬集成電路提供穩定的參考電壓或參考電流，因此，要求帶隙基準電路具有較強的抗電源電壓波動干擾的能力、環境溫度急劇變化的能力，即對帶隙基準電路的電源電壓抑制比、溫度漂移有明確的指標要求，同時需要盡可能的降低帶隙基準電路的電路復雜度和工藝加工成本。

集成器件PNP-BJT（Q1、Q2、Q3）采用多晶硅發射極PNP-BJT結構。多晶硅發射極晶體管結構可以很好的折中電流放大倍數、基區電阻、特征頻率參數之間的矛盾?？梢栽跐M足電流放大倍數的基礎上盡可能的降低基區電阻，減弱基區電導調制效應，從而獲得較高的特征頻率、截止頻率和功率增益。

PNP-BJT 結構參數：發射結結深為0.157μm；集電結結深為0.453μm；基區寬度為0.295μm；基區方塊電阻為1906.3Ω/□；多晶硅發射極方塊電阻為219.968Ω/□。PNP-BJT電學性能：峰值集電極電流密度為2.589×10-5A/μm；峰值電流增益為72.97；峰值特征頻率為1.79GHz。在PNP-BJT中提取出結構參數、電學參數，應用于SPICE仿真。圖2 為仿真得到的PNP-BJT電學性能。

集成器件NMOSFET（M1、M2）結構參數：NMOSFET寬度1.2μm，襯底厚度5μm。襯底晶向<100>，硼摻雜濃度為1×1014cm-3。柵氧化層厚度0.01μm；源漏區結深0.174μm；溝道表面濃度3.734×1016cm-3；源漏區方塊電阻：29.09Ω/□。LDD方塊電阻：2176.84 Ω/□；溝道表面濃度3.7×1016/cm3；界面電荷3×1010C/cm2。NMOSFET電學參數：nvt=0.534386；nbeta=0.00023928；ntheta=0.131034，VB=0.0V，QSS=1×1010/cm2，VTH=0.622490 V。在NMOSFET中提取出結構參數、電學參數，應用于SPICE仿真。圖3 為仿真得到的NMOSFET電學性能。

集成器件PMOSFET（M3、M4、M5）結構參數：PMOSFET寬度1.2μm，襯底厚度5μm。襯底晶向<100>，磷摻雜濃度為1×1014cm-3。柵氧化層厚度0.00905μm；源漏區結深0.145μm；溝道表面濃度4.978×1016cm-3；源漏區方塊電阻：156.629Ω/□。LDD方塊電阻：867.237 Ω/□；界面電荷3×1010C/cm2。PMOSFET電學參數：PVTH=-0.6325V；PBETA=0.000115525，PTHETA=0.0923632；VB=0.0V，QSS=1×1010/cm2，VTH=-0.6325V。在PMOSFET中提取出結構參數、電學參數，應用于SPICE仿真。圖4為仿真得到的PMOSFET電學性能。