對于所有 Versal 器件，從XPE 2021.2起，“XPE Power Design”選項卡上的上電順序已將 VCCO 電源軌改為先在其各自的電源排序域內進行緩升，并已對此加以最優化。

在某些情況下，部分 VCCO 能與該序列中的其它電源軌共享。請參閱電源設計管理器 (PDM) (china.xilinx.com/pdm) 上的電源設計頁面，了解具體詳細信息和受支持的電源軌整合方式。

影響

如不使用所需的電源排序，那么在熱重啟（即，未首先執行下電再重新上電的任何重啟操作）期間可能發生間歇性啟動錯誤或掛起。

熱重啟包括但不限于以下用例：

外部 POR_B 管腳斷言有效

內部/外部 SRST

看門狗定時器復位

多重啟動

串聯啟動

PLM 錯誤管理

例如，PLM 期間配置硬化的外設時，可能發生諸如 DDRMC 超時或 GT 地址異常等錯誤，表明配置期間發生超時。

XPlmi_MaskPoll: Addr: 0xF6110008, Mask: 0x10, ExpVal: 0x10, Timeout: 1000000 ...ERROR

Received Exception
MSR: 0x00000702, EAR: 0xF6890000, EDR: 0x00000000, ESR: 0x00000064,
R14: 0xF020CA78, R15: 0xF022F1C4, R16: 0x00000000, R17: 0xF0213DB4

解決辦法

在XPE電源指南 2021.2 版和更高版本中，已糾正此問題。

變通方法：

注釋：AMD 賽靈思強烈建議遵循下列更新后的供電順序進行操作。

Vivado 2022.1 及更高版本

在 Vivado Tcl 控制臺中，設置以下參數以支持將 .cdo 添加到 .bif 文件中，作為此問題的變通方法：

set_paramproject.enableMjtagCdo1

Vivado 2021.2

如果客戶無法更改電源順序，則可使用有限的變通方法。此有限的變通方法會顯著縮短可能觸發此問題的時間范圍，此時間范圍可縮短至從加載 .rnpi 分區的時間起直到加載完成包含 PL 分區的首個 PDI 鏡像為止。

客戶可通過 Vivado Tcl 控制臺在 CIPS IP 實例上設置如下屬性來啟用此有限變通方法（假定實例名稱為 versal_cips_0）：

set_property-dict[listCONFIG.PS_PMC_CONFIG{PS_USE_MJTAG_TCK_TIE_OFF{1}}][get_bd_cellsversal_cips_0]

Vivado 2021.1

隨附的 Vivado 補丁和 PLM 軟件補丁可用作為 Vivado 2021.1 變通方法。

請參閱vivado/patch_readme文件夾，了解 Vivado 補丁的其它安裝指示信息。要了解 PLM 補丁安裝信息，請參閱Xilinx Wiki - Petalinux Yocto Tips。在 Vivado Tcl 控制臺中，設置以下參數以支持將 .cdo 添加到 .bif 文件中，作為此問題的變通方法：

set_paramproject.enableMjtagCdo1

審核編輯：湯梓紅