前言

在電動汽車的逆變器中采用碳化硅 (SiC) 的理由非常充分。在取代傳統的硅基逆變器時，SiC 解決方案將帶來約 5-10% 的效率提升。這意味著更多的電力被輸送到電機，而不是浪費在直流-交流電力轉換過程中。雖然進行這種轉變是有成本的，但通過減少車輛昂貴、笨重的鋰電池，可以得到更多的回報。因此，世界各地的汽車制造商都在開發 SiC 逆變器，并且對碳化硅 (SiC-MOSFET) 和關鍵碳化硅襯底本身的需求從未如此之大。據多位分析師預測，2023 年 SiC 市場價值將達到 10-20 億美元，并且復合年增長率達到 30%。 然而，關于這個新興行業的未來仍然存在一些重要問題。最令人擔憂的是碳化硅襯底的成本和供應。盡管Wolfspeed、Coherent和其他公司宣布在不久的將來增加晶圓供應，但材料的可用性仍然是行業的一個具有挑戰性的限制，導致交貨時間長和成本高。

此外，最初在 2017 年推出 Model 3 時引發 SiC 熱潮的特斯拉宣布，他們將減少未來低成本、低功率汽車中SiC 的使用量。這其實可以被視為一個積極因素：這最終表明 SiC MOSFET 將用于低功率、大規模生產的電動汽車，而迄今為止 SiC 主要局限于高功率/豪華車領域。然而，鑒于該解決方案據傳是混合 Si IGBT – SiC MOSFET 解決方案（盡管所有 SiC解決方案都有價值），汽車制造商仍然面臨著降低 SiC 芯片成本的壓力。PGC Consultancy 和 Exawatt 的成本分析顯示，襯底占成品芯片成本的 40-50%，市場需要找到這種最基礎材料的降本空間。

鑒于 SiC 襯底的稀缺性和成本，Soitec 的 SmartSiC 產品成為市場就該問題最常討論的主題之一也就不足為奇，此外還有 Wolfspeed 向 200mm 的過渡以及中國廠商在市場上的崛起等。在深入探討 Soitec 的 SmartSiC 產品時，我們著手解釋它是什么、它對設備技術和成本可能產生的潛在影響以及其技術和運營模式面臨的主要挑戰是什么。

SmartCut 流程概述

如下圖所示。該工藝最初在1997年提出，從兩個傳統的 Si 襯底開始，一個是基礎(handle)襯底，第二個是供體(donor)襯底，它將薄器件層附在最終的 SOI 堆上。首先，供體襯底被氧化，在其表面形成掩埋氧化物。然后，氫被注入到供體襯底的同一表面，氫原子停留在氧化物下方的淺距離處，相當于器件層的厚度。然后清潔并翻轉供體晶片，使其氧化和氫注入的表面可以與基礎襯底接觸。室溫親水晶圓鍵合工藝暫時融合兩個晶圓，然后退火導致注入的氫膨脹，分裂供體襯底，從而使器件層和掩埋氧化物保留在基礎襯底上。經過高溫退火以實現永久鍵合后，CMP 拋光完成 SOI 晶圓。剩余的供體晶圓的其余部分可以在其表面通過 CMP 拋光平滑后重新用于下一個 SOI 晶圓。

Soitec 轉向碳化硅

在生產 SOI 襯底二十多年后，Soitec于 2019 年宣布，他們將把 Smart Cut 工藝應用于 SiC，生產“工程襯底”，以解決“與碳化硅襯底的供應、產量和成本相關的挑戰” 。Soitec 的 SmartSiC 工藝細節于 2021 年公布，而 2022 年Soitec 和意法半導體宣布他們正在“合作”，意法半導體將在宣布后的 18 個月內對晶圓進行認證。

Soitec 展示的是他們的 SmartSiC 襯底。總之，這些由一薄層單晶 SiC 永久粘合到（相對）低成本、高摻雜、多晶 SiC 處理襯底（可能由Mersen提供）組成。SmartSiC 襯底制造過程如下圖所示。Soitec 重復使用了他們的 SOI 示意圖，用硅晶圓代替了單晶 SiC 供體晶圓和多晶 SiC 處理晶圓。這有助于與 Smart Cut(TM) 工藝進行比較：單晶 SiC 晶圓被注入輕元素（可能是氫），然后進行清潔、翻轉并粘合到處理晶圓上。兩次退火，第一次在較低溫度下使供體晶圓破裂，第二次在較高溫度下使鍵合永久，從而留下 SmartSiC 襯底和大部分 SiC 襯底可以拋光和重復使用。

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在回答我們的問題時，Soitec 確認單 SiC 的碳面與處理晶圓鍵合，確保 SmartSiC 表面是單 SiC Si 面 - 與傳統 SiC 襯底相同。粘合到多晶碳化硅表面的單晶碳化硅層（我們假設其厚度約為 1μm）應該是適合在其表面上生長傳統外延層的種子層，然后進行器件制造。

SmartSiC 襯底的潛在優勢

采用SmartSiC工藝最顯著的優勢之一是可以重復使用單個單SiC晶圓，根據Soitec的說法，重復使用率至少為10倍，這有助于解決目前行業普遍面臨的SiC材料供應問題。然而，Soitec 似乎熱衷于傳達這樣的信息：這并不一定意味著他們的晶圓會因此變得便宜。

相反，Soitec 認為他們擁有優質產品，基于 SmartSiC 襯底的優勢，可以最大限度地減少與襯底相關的電阻。他們聲稱對襯底的影響將對降低總器件電阻 (Rds,on) 產生重大影響，從而允許生產在給定電阻率下更小的芯片。正如我們之前所討論的，更小的芯片意味著每個晶圓上可以生產更多的產品，并且產量略有提高，從而降低單個芯片的成本并提高晶圓廠的產能。

為了了解潛在的襯底電阻改進，值得回顧一下它在 SiC 功率器件中的作用，例如下圖中的平面 MOSFET。功率器件垂直排列，高壓漏極端子位于襯底的背面。這種布置使器件的電流密度最大化，但它需要電子向下穿過薄漂移區，然后在到達漏極之前穿過襯底。

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因此，襯底是芯片成本的最大貢獻者并且具有相當大的電阻，在器件中幾乎不發揮積極作用。在前端制造過程中，350 μm 襯底為 5-10 μm 外延器件層提供機械支撐。然而，在此之后，在沉積漏極金屬接觸之前，它會被減薄至 100-180μm（取決于制造商和代次），從而最大限度地減少襯底電阻的影響。在 750V MOSFET 中，漂移區厚度僅為 6-8 μm，襯底將貢獻高達器件總電阻的 17%。

當傳統的單晶 SiC 襯底通過晶種升華生長時，晶體質量（低缺陷密度）和摻雜密度（低電阻率）之間存在基本的權衡。由于襯底是后續外延生長的基礎，因此襯底的質量不能受到影響，因此其電阻相對較高（通常為15-25 mOhm-cm）。襯底的有限摻雜密度還增加了襯底和漏極之間的小接觸電阻(Rc)。相反，在生產多晶碳化硅襯底時，其缺陷密度并不重要，因此可以將其摻雜密度推至極限，從而最大限度地降低其電阻。

此前，Soitec 一直不愿透露太多有關其晶圓規格的信息，在營銷中僅提及其電阻率的最大值。然而，最近在布魯塞爾舉行的 CS International 2023 上，Soitec 首次展示了其襯底的“典型”值，如下圖所示。據此，典型的多晶碳化硅電阻率為 2.5 mOhm-cm，具有鍵合界面在電阻率上增加 10 μOhm-cm2。他們還表示，高摻雜幾乎消除了接觸電阻，將其從 50-100 μOhm-cm2 降低至 5 μOhm-cm2。

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Soitec 聲稱的降低背面接觸電阻率的值源自 2022 年向 ICSCRM 的演示。他們發現，未經激光退火的SmartSiC 襯底的接觸電阻率比經過激光退火的標準單晶硅襯底的相同接觸電阻率低 10 倍。因此，他們建議可以取消激光退火階段，從而消除一項后端制造成本。

最后，在回答我的問題時，Soitec 聲稱他們能夠實現更 flatter substrate，并分享與單 SiC 相比較低 SFQR 值的數據。雖然這將有助于加工，可能提高產量，但其好處對于本文的模型來說是無法量化的。

分析 SmartSiC 襯底的成本效益

PGC Consultancy 和 Exawatt 共同創建的技術經濟模型將器件技術和供應鏈的改進轉化為成品芯片的成本。該成本涵蓋了襯底、外延和制造成本，并考慮了與缺陷密度（外延良率）和器件制造（芯片良率）相關的良率。在本節中，我們將建模應用于 Smart Cut(TM) 晶圓，以評估其潛在優勢。該模型使用一流的商用 15 mOhm 750V 溝槽 SiC MOSFET 作為基準，該 MOSFET 在厚度減薄至 140 μm 的傳統單 SiC 襯底上形成。根據這一基準，我們使用 Soitec 的典型襯底和接觸電阻率值，對在 SmartSiC 襯底上實現的相同器件進行建模，如下圖所示。

結果，使用 Soitec 的“典型”電阻率值，我們的 750V 溝槽 SiC MOSFET 的總器件電阻 x 面積 (Ron.A) 降低了 20%?？紤]到縮小芯片尺寸時的熱效應，這意味著芯片尺寸縮小了 9.1%。較小的芯片增加了每個晶圓的芯片數量，并提高了成品率。再加上無需激光退火的制造工藝，意味著成品芯片成本降低了 10.9%。

如果 Soitec 的典型電阻率值得到驗證，那么這些電阻率的降低確實會令人印象深刻。考慮到羅姆的第 4 代MOSFET 的 Ron.A 比第 3 代低約 40%，20% 的降低類似于未來 Ron.A 在單代飛躍中的降低。此外，這假設有關設備的所有內容都保持不變。例如，如果封裝要逐代改進，那么更有效的散熱可以進一步縮小芯片尺寸。

較小芯片的影響對 IDM 的利潤率產生復合影響。新一代更小的芯片在每個晶圓上生產更多的器件，每個器件的生產成本都比上一代更低。如果芯片銷售價格保持固定，且IDM 不將任何成本節省讓利給客戶，那么他們的利潤率將大幅增加，在上述 750V MOSFET 的情況下將增加 29%。在供應受限的市場中，IDM 或許能夠攫取所有利潤率；然而，隨著時間的推移，隨著競爭的加劇和市場對價格變得更加敏感，這將允許維持之前的利潤，從而將成本降低讓利給客戶。

當對 1200V MOSFET 應用相同的分析時，由于支持更高電壓所需的更厚、更低摻雜的漂移區，襯底電阻的影響被削弱。因此，SmartSiC 襯底使器件的 Ron.A 降低了 14.2%，相當于芯片成本降低了 8.4%。假設成本節省沒有讓利給客戶，則增加的利潤為 21%。

Soitec商業模式：襯底供應商還是設備供應商？

本文中的建模假設 Soitec 充當客戶的材料供應商，與 Wolfspeed、Coherent 或 SICC 相同。它還假設襯底的成本不超過 SiC 襯底的平均價格。然而，考慮到客戶在較低電阻上實施其設備所帶來的潛在成本效益，Soitec 似乎準備為其襯底貼上比競爭對手更高的價格標簽。在考慮額外的轉移成本之前，多晶碳化硅襯底相對于單晶碳化硅襯底到底有多便宜，這一問題在一定程度上強化了這一點。因此，在向公開市場發布時，其相對于現有產品的確切定價將值得關注。

然而，Soitec 熱衷于提出一種替代模式，即他們可以充當技術許可公司，向客戶提供 SmartSiC 工藝作為其晶圓廠的工具箱。這個想法是，這可能會導致垂直整合的 IDM 至少減少安裝90%的 SiC 晶體生長爐，轉為安裝可以重復使用其單 SiC 襯底的 SmartSiC 系統，并具有前面提到的低電阻特性的額外優勢。為了實現這一點，人們不僅需要考慮 Soitec 晶圓的技術優點，還需要考慮財務權衡。

安裝 Soitec 系統的成本（即資本支出成本）需要低于安裝它們將取代的晶體生長爐的成本。由此可見，運行 SmartSiC 系統的 OPEX 成本，需要低于被替代方案。根據我們利用現有的少量公開信息進行的計算，如果 10 倍重復利用乘數成立，則 150mm 襯底的成本案例似乎是可行的。

Soitec 自己表示，如果實施這一舉措，襯底供應將節省資本支出和運營支出。

良率、可靠性鑒定和晶圓廠集成

前面幾節中的分析列出了與 Wolfspeed、Coherent、SICC 等公司的傳統 SiC 襯底相比，如果其他條件相同，使用低電阻 SmartSiC 襯底可以節省潛在的成本。這一警示很重要，因為復雜的制造工藝詳細提出了許多問題，需要在其成為 SiC 供應鏈中廣泛采用的襯底之前得到答案。

缺陷密度

第一個問題與 SmartSiC 處理步驟之后單晶 SiC 層內的缺陷密度有關。缺陷的任何增加都會對良率產生負面影響，從而減少前面概述的好處。在PGC，我們確信氫注入、鍵合、分裂、高溫退火和拋光等復雜工藝對襯底不利；然而，這些都是相當標準的制造技術，不太可能產生缺陷（例如與外延生長不同）。

Soitec 的回應是向 ICSCRM 引用了他們自己的2021 年會議論文。在本文中，對供體和 SmartSiC 襯底對進行 KOH 蝕刻后拍攝的圖像揭示了匹配的缺陷密度。盡管本文分析的總面積僅為 1 × 1 mm，但這是一個很好的分析。隨著時間的推移，將該技術擴展到整個晶圓，或者更好地使用高分辨率X 射線衍射成像 (XRDI) 技術來生成智能切割層的完整 3D 缺陷圖，將有助于證明整個晶圓上的缺陷密度。

可靠性

在包含鍵合界面的襯底上形成功率器件會帶來一個經常被問到的問題：面對電動汽車使用壽命的熱循環，這種鍵合是否可靠？Soitec 再次想方設法解決這個問題，聘請埃爾蘭根的 Fraunhofer IISB 來執行功率循環測試。在 PCIM 2022 上發表，埃爾蘭根的團隊對許多肖特基二極管進行了測試，讓足夠大的電流通過它們，在 3 秒內將溫度提高 120K，然后在接下來的 9 秒內讓它們降溫下來。

然后，他們繼續重復此過程 565,000 次（相當于 79 天）監測二極管的溫度變化以揭示其熱阻衰退。在此期間，SmartSiC 或單 SiC 的二極管都沒有出現故障。隨著時間的推移，所有器件中的銀燒結接點都會退化，導致熱阻升高，但平均而言，SmartSiC器件的熱阻上升幅度較低。這是一項非常專業且獨立的研究，對 SmartSiC 鍵合接口的可靠性毫無疑問。隨著時間的推移，對另一個標準可靠性指標（短路耐受時間）的基準比較將進一步驗證這項研究。

不透明基材與透明基材

傳統 SiC 襯底和 SmartSiC 襯底之間的區別在于它們的顏色和透明度。氮摻雜單晶碳化硅 4H-SiC 的獨特之處在于幾乎透明，據我所知其顏色接近橄欖石。明顯的區別在于，多晶碳化硅是黑色且不透明的，如圖 6 所示。當被問及這種變化對光刻等制造設備的影響時，Soitec 淡化了對單晶硅襯底的光學傳感器的影響。對此問題，評論稱他們將與客戶合作做出所需的調整。對我們來說，很明顯，專門針對一種晶圓類型或另一種晶圓類型的生產線設置不會有任何問題，之間的切換需要調整或重新校準。

單個SiC 襯底可重復使用 10 倍

SmartSiC 的任何價值案例背后的問題都是 10 次重復使用次數。在回答有關 10 倍數字穩健性的問題時，Soitec 表示，這是“基于對 1500 多個 SmartCut SiC 襯底的分析，并利用了每年超過 200 萬個 SmartCut 硅晶圓的積累知識”。

我們仍然清楚，如果要在 IDM 內就地推出 SmartSiC 系統，則需要明確該產量是可實現轉產的。

結論

SiC襯底是SiC功率器件發展中不可避免的難題。作為上述外延層的種子層，它對最終產品增加了顯著的影響力，而這只能通過芯片縮放來克服。因此，傳統的 SiC 襯底被減薄到制造后可處理的極限。

SmartSiC 僅使用微米薄的單 SiC 層粘合到超低電阻多晶 SiC 襯底上。PGC Consultancy 僅根據 Soitec 公開宣稱的襯底值計算出，SmartSiC 襯底可將 750V MOSFET 的總電阻降低 20%，從而使每個 750V 額定 MOSFET 芯片節省 10.9% 的成本。假設客戶的芯片價格不變，將節省成本與提高產量相結合，可計算出利潤增加了 29%。

SmartSiC 概念的第二個好處是它有可能疏通堵塞的 SiC 供應鏈，一種單 SiC襯底可用于開發 10 個 SmartSiC 襯底。早些時候，許多評論家認為這意味著 Soitec 可能會尋求降低其他產品的價格。然而，現在很明顯，由于它們的電阻率超低，這些實際上將是優質晶圓。Soitec 不僅僅是為晶圓供應商打開了大門，其進一步的想法是將其工藝直接安裝到 IDM 中，通過將所需熔爐容量減少多達90%來節省資本支出和運營支出。

Soitec 還對常見問題做出了解答，利用 SiC 會議來證明其襯底的電阻率、低缺陷率和可靠性。最值得注意的是，他們與弗勞恩霍夫（Fraunhofer）合作證明，當受到類溫度循環應力時，粘合界面是可靠的。在缺陷方面，他們在微米尺度上表明，它們沒有在轉移到 SmartSiC 的層中添加新的缺陷，但是未來將其擴展到整個晶圓的工作將為宏觀趨勢提供確定性。對這這種襯底進行獨立驗證的有效結果將消除有關這些問題的任何剩余技術疑慮。





審核編輯：劉清