色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
电子发烧友
开通电子发烧友VIP会员 尊享10大特权
海量资料免费下载
精品直播免费看
优质内容免费畅学
课程9折专享价
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

FPGA的Verilog代碼編寫規范

CHANBAEK ? 來源:文禮軒 ? 作者:文禮軒 ? 2023-08-15 16:23 ? 次閱讀

注:以R起頭的是對編寫Verilog代碼的IP設計者所做的強制性規定,以G起頭的條款是建議采用的規范。每個設計者遵守本規范可鍛煉命名規范性。

4 注釋(Comments)

注釋可用于描述 Verilog HDL代碼的功能,特別需要提醒設計者注意的是,只依靠讀代碼很難理解的設計意圖必須在代碼中添加注釋加以說明。

4.1 文件頭(File Headers)

每一個可綜合的Verilog RTL級電路模塊、虛擬器件和測試模塊文件必須具有下面格式的文件頭。設計規范規定:文件頭的格式必須與下面的格式一致,以便于將來可用軟件對模塊代碼進行分析處理。文件頭中大寫的關鍵詞可以用來檢索。下面的這個模板可以保證文件頭的一致性。下面所示的文件頭只是最小要求。在“REUSE ISSUE”段之后,還可以再添加其他的文件頭.另外,有關版權的文件頭也應該包括在文件頭中。

// +FHEADER-----------------------------------------------------------------

// Optional Copyright (c)

// Optional Company Confidential

// ----------------------------------------------------------------------

// FILE NAME :

// DEPARTMENT :

// AUTHOR:

// AUTHOR’S EMAIL :

// --------------------------------------------------------------------

// RELEASE HISTORY

// VERSION DATE AUTHORDESCRIPTION

// 1.0 YYYY-MM-DD name

// ---------------------------------------------------------------------

// KEYWORDS : General file searchinGkeywords, leave blank if none.

//-----------------------------------------------------------------------

// PURPOSE : Short description of functionality

// ----------------------------------------------------------------------

// PARAMETERS

// PARAM NAME  RANGE : DESCRIPTION : DEFAULT : UNITS

// e.g.DATA_WIDTH [32,16] : width of the data : 32 :

// ----------------------------------------------------------------------

// REUSE ISSUES

// Reset Strategy :

// Clock Domains :

// Critical TiminG:

// Test Features :

// Asynchronous I/F :

// Scan Methodology :

// Instantiations :

// Synthesizable (y/n) :

// OtheR:

// -FHEADER-------------------------------------------------------------

R 4.1 每個文件必須有文件頭(header)

每一個文件必須包括如上面代碼段所示的文件頭。其中,所有的區域都必須包括在內,甚至空的數據段。

原因:按照規范編寫的標準文件頭便于建立公司內部的設計信息查詢系統。

R 4.2 使用文件頭界定標記 [+FHEADER & -FHEADER]

標簽+FHEADER& -FHEADER一定要用來定義頭信息的界限。(the boundary of the 文件頭
information)

原因:這是識別文件頭的簡單方法,標明該頭是文件頭,便于用文本工具自動地查詢存檔的資料。

R 4.3 文件頭內必須包含文件名

文件頭中必須包含文件名

原因:這樣做提供了一種簡單的方法以便用文本處理工具自動地查詢相關的設計文件。

R 4.4 文件頭中必須包含聯系方式

文件頭中必須包含有關本代碼的多種信息,其中包括開發小組的名稱、作者名、版本歷史、作者電話、電子郵件和郵寄地址。

原因:必要時可以找到原作者詢問只從設計文檔無法理解的問題。

R 4.5 文件頭包含發布歷史

文件頭必須要包含進入虛擬器件(VC)庫的修改歷史,最近的修改列于最后。日期格式必須采用YYYY-MM-DD。這個信息對于集成器是有用的。本地的修改歷史不應該包含其中。

原因:要求去記錄設計的修改歷史。

R 4.6 文件頭包含一個關鍵字段

文件頭必須包含便于搜索的關鍵字段。該字段應該包含有關本模塊功能的簡要說明,或是能與本模塊配合運行的總線和系統的名稱。

原因:關鍵字可提供快速的搜索機制,便于自動文本處理工具在龐大的虛擬器件 (VC)庫中搜索合適的器件。如果沒有關鍵字,該條目應該空著。

例子:sdram, address decoder, coldfire, sbus, amba,usb2.0

R 4.7 文件頭必須包含一段描述模塊功能的說明

文件頭必須包含一段描述本模塊功能的說明,而不是如何操作或運行方式的說明。

原因:有助于對模塊功能的理解。

R 4.8 文件頭必須包含參數描述文件的名和路徑

文件頭必須包含描述本模塊代碼所使用的參數文件的名和路徑。缺省值必須都在參數文件中列出。有效值域也必須標出。

原因:有助于對Verilog HDL代碼的理解

R 4.9 復位策略必須在頭文件中說明

在頭文件中必須詳細說明復位策略。包括說明是同步復位還是異步復位,是內部復位還是外部上電復位,是硬復位還是軟復位,以及該模塊是否能用單個復位來調試。

原因:改善代碼的可讀性,突出重點和必需的綜合步驟。

R 4.10 對時鐘域(clock domain)的說明

在頭文件中必須詳細說明所有的時鐘和時鐘策略。

原因:說明內部生成的時鐘或是分頻的時鐘,便于對代碼和時鐘策略的理解。

R 4.11 對關鍵布線路徑的說明

包括外部時機關系的決定性的時機必須記錄。文件頭的位置可以包含含有決定性的時機的文件名(如creation guide)

原因:建立時機和輸出時機關系突出了必需的綜合和測試。

R 4.12 記錄測試的特點

任何具體的代碼中的用于提高測試速度的測試特色必須記錄。

原因:一旦可視化部件被集成,這點可用來改善對代碼的理解和測試。

例子:parallel clocking, BIST

R 4.13 需要詳細的異步接口

異步接口必須包括時間關系和相關頻率

原因:有助于對設計的理解,并且有助于決定是否需要額外的同步的stages用于一個不同目標的應用。

R 4.14 標明掃描方法的風格

有關于掃描風格的標注必不可缺

原因:有助于設計的集成

例子:Mux-D oRLSSD

R 4.15 文檔實例化

文件頭必須包括有關于文檔內每一個單元、模塊、函數調用、任務是如何實例化的部分。(參考R 4.30, R 7.4, G 10.23)

原因:標明必須用于重定義技術的區域,并且幫助理解設計層次。

例子:實例化 mux2s cell, decode task

原因:絕大部分由實例組成的模塊。

R4.16 標明可綜合能力

綜合結構的能力必須以指定的YES或NO標明

原因:直接標明模塊的使用路徑(如:是否該模塊可被用于仿真)

G 4.17 其他頭文檔(OtheRheadeRdocumentation)

建議文件頭包含額外的相關信息——這些信息用于集成器或可以使代碼更易理解。這一部分信息有助于設計者的判斷,并可保持附加信息點的位置連續性。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1643

    文章

    21957

    瀏覽量

    614026
  • Verilog
    +關注

    關注

    28

    文章

    1366

    瀏覽量

    111802
  • RTL
    RTL
    +關注

    關注

    1

    文章

    388

    瀏覽量

    60662
  • 代碼
    +關注

    關注

    30

    文章

    4886

    瀏覽量

    70250
  • IP設計
    +關注

    關注

    0

    文章

    10

    瀏覽量

    10602
收藏 0人收藏

    評論

    相關推薦
    熱點推薦

    怎么樣提高verilog代碼編寫水平?

    ,共同進步。 歡迎加入FPGA技術微信交流群14群! 交流問題(一) Q:怎么樣提高verilog代碼編寫水平?Cpu 從事DFT工作。目前僅限于寫一些簡單模塊。自學的話如何提高
    發表于 09-25 20:05

    【分享】verilog代碼書寫規范

    FPGA verilog代碼書寫規范,很好的借鑒
    發表于 05-21 11:36

    Verilog HDL代碼書寫規范

    Verilog HDL代碼書寫規范
    發表于 09-30 08:55

    Verilog HDL代碼書寫規范

    1. 目的本規范的目的是提高書寫代碼的可讀性、可修改性、可重用性,優化代碼綜合和仿真的結果,指導設計工程師使用VerilogHDL規范代碼
    發表于 12-08 14:36

    FPGA代碼書寫規范

    代碼書寫規范本文節選自特權同學的圖書《FPGA設計實戰演練(邏輯篇)》配套例程下載鏈接:http://pan.baidu.com/s/1pJ5bCtt 雖然沒有“國際標準”級別的Verilog
    發表于 04-16 04:08

    如何在verilog編寫代碼

    是5位模式。我決定編寫一個代碼來生成值,而不是在LCD上看到它我會創建一個文本文件并將結果寫入該文件。任何人都可以告訴我如何在verilog編寫
    發表于 10-29 09:40

    Verilog代碼書寫規范

    Verilog代碼書寫規范規范的目的是提高書寫代碼的可讀性、可修改性、可重用性,優化代碼
    發表于 04-15 09:47 ?106次下載

    fpga實現jpeg Verilog代碼

    本站提供的fpga實現jpeg Verilog代碼資料,希望能夠幫你的學習。
    發表于 05-27 15:09 ?202次下載

    verilog代碼規范

    verilog代碼規范,學會寫代碼還不行,我們需要更加的規范
    發表于 03-25 14:43 ?24次下載

    華為_VERILOG語言編寫規范

    verilog代碼規范,學會寫代碼還不行,我們需要更加的規范
    發表于 03-25 14:36 ?34次下載

    Verilog編寫的信道估計

    Xilinx FPGA工程例子源碼:Verilog編寫的信道估計
    發表于 06-07 14:54 ?38次下載

    Verilog程序編寫規范

    在實際工作中,許多公司對Verilog程序編寫規范都有要求。在公司內部統一Verilog程序編寫規范
    的頭像 發表于 09-15 09:35 ?4247次閱讀

    verilog語言編寫規范

    規范的目的是提高書寫代碼的可讀性 可修改性 可重用性 優化代碼綜合和仿真的結 果 指導設計工程師使用VerilogHDL規范代碼和優化電路
    的頭像 發表于 11-23 17:28 ?1443次閱讀

    如何使用參數化編寫可重用的verilog代碼

    我們將介紹如何使用verilog參數和generate語句來編寫可重用的verilog 代碼。 與大多數編程語言一樣,我們應該嘗試使盡可能多的
    的頭像 發表于 05-11 15:59 ?1392次閱讀

    IC設計之Verilog代碼規范

    Verilog規范對于一個好的IC設計至關重要。
    的頭像 發表于 08-17 10:14 ?1990次閱讀
    IC設計之<b class='flag-5'>Verilog</b><b class='flag-5'>代碼</b><b class='flag-5'>規范</b>
    主站蜘蛛池模板: 欧美另类videosbest | 欧美性黑吊xxx | 动漫美女人物被黄漫在线看 | 偷窥自拍性综合图区 | 欧美性猛交xxxxxxxx软件 | 校园男男高h小黄文 | 久久视频这里只精品99热在线观看 | 国产人妻人伦精品熟女麻豆 | 亚洲青青青网伊人精品 | 日本久久免费大片 | 色综合久久88色综合天天提莫 | 精品无码国产污污污免费网站2 | 久久久久国产精品美女毛片 | 看黄色片子 | 91欧洲在线视精品在亚洲 | 美女搞鸡网站 | 快播h动漫网站 | 欧美日韩一级黄色片 | 中文字幕人成乱码中国 | 日韩一区精品视频一区二区 | 少妇精品无码一区二区三区 | 99久久国产综合精品网成人影院 | 九九热视频 这里有精品 | 性色AV一区二区三区V视界影院 | 老女人与小伙子露脸对白 | 野花韩国高清完整版在线 | 在线视频免费国产成人 | 91免费精品国自产拍在线可以看 | 色狠狠色综合吹潮 | 午理论理影片被窝 | 87影院午夜福利 | 国产精品免费观看视频 | jizz黑丝 | 免费国产足恋网站 | 影视先锋男人无码在线 | 色聚网久久综合 | 亚洲高清国产拍精品影院 | 日韩精品专区在线影院重磅 | caoporn超碰视频 | nu77亚洲综合日韩精品 | 欧洲最大无人区免费高清完整版 |

    電子發燒友

    中國電子工程師最喜歡的網站

    • 2931785位工程師會員交流學習
    • 獲取您個性化的科技前沿技術信息
    • 參加活動獲取豐厚的禮品