01

沉積：“加法工藝”

在前幾篇文章，我們一直在借用餅干烘焙過程來形象地說明半導體制程。在上一篇我們說到，為制作巧克力夾心，需通過“刻蝕工藝”挖出餅干的中間部分，然后倒入巧克力糖漿，再蓋上一層餅干層。“倒入巧克力糖漿”和“蓋上餅干層”的過程在半導體制程中就相當于“沉積工藝”。

▲ 圖1: 倒入巧克力糖漿后，再蓋上一層餅干層

沉積工藝非常直觀：將晶圓基底投入沉積設備中，待形成充分的薄膜后，清理殘余的部分即可以進入下一道工藝了。

在半導體制程中，移除殘余材料的“減法工藝”不止“刻蝕”一種，引入其他材料的“加法工藝”也非“沉積”一種。比如，光刻工藝中的光刻膠涂敷，其實也是在基底上形成各種薄膜；又如氧化工藝中晶圓（硅）氧化，也需要在基底表面添加各種新材料。那為什么唯獨要強調“沉積”工藝呢？

這背后的原因，正是半導體的微細化趨勢。如今，市場對電子產品的性能和低電耗的要求越來越高，這就需要更加“微細”的半導體來做支撐。如果采用體積更小、耗能更低的半導體，就可以在電子產品中添加更多功能。想實現半導體的微細化，就需要由不同材料沉積而成的薄膜層，使芯片內部不同部分各司其職。金屬層就是其中的一種。過去，半導體制造商曾采用導電性*較高的鋁做芯片的金屬布線。但隨著鋁微細化技術遇到瓶頸，制造商就利用導電性更高的銅代替鋁布線。但采用銅就出現了一個新問題，與鋁不同，銅會擴散到不應擴散的地方（二氧化硅，SiO2）。為防止銅擴散，制造商們就必須在銅布線區形成阻擋層，即一種高質量的薄膜涂層。

半導體核心元件層與布線層厚度只有頭發的數千分之一，想堆疊如此微細的元件和布線層，就需要沉積超薄且厚度極均勻的薄膜。這也是為什么沉積技術在半導體制程技術如此重要。本期文章所涉及的“沉積工藝”，又稱為薄膜（Thin film）工藝，希望能為讀者提供參考。

*導電性：物體傳導電流的能力；金屬等材料的導電性較高。

02

薄膜的分類與作用

“加法工藝”在半導體制程中至關重要，因為半導體是無法僅憑硅一種材料完成任何操作的：薄膜可以劃分兩個區域，使其不互相干擾；或通過互連電線，連接兩個區域；必要時，還需要通過特殊的薄膜涂層來加強或減弱電場的力度；還可提前生成薄膜，為下一道工藝做準備等。接下來我們將詳細講解一下薄膜的幾種作用。

介質薄膜是重要的半導體薄膜之一。它可用作電路間的絕緣層，掩蔽半導體核心元件的相互擴散和漏電現象，從而進一步改善半導體操作性能的可靠性；它還可用作保護膜，在半導體制程的最后環節生成保護膜，保護芯片不受外部沖擊；或用作隔離膜，在堆疊一層層元件后進行刻蝕時，防止無需移除的部分被刻蝕。淺槽隔離（STI，Shallow Trench Isolation）*和金屬層間電介質層（IMD，Intermetal Dieletric）*就是典型的例子。沉積材料主要有二氧化硅（SiO2），碳化硅（SiC）和氮化硅（SiN）等。

▲ 圖2: STI在相鄰元件之間形成陡峭溝渠，防止漏電

另外，還有金屬薄膜。芯片底部的元件（晶體管）如果未經連接是起不到任何作用的。想要使不同的元件各司其職，必須將它們與其他元件和電源連接起來。元件的連接需要通過鈦、銅或鋁等金屬進行布線，連接金屬布線和元件，還需要生成接觸點（Contact）。這就像家電產品中連接電子線路板上的元件與元件時需焊接電線一樣：連在電子線路板上的電線相當于半導體的金屬布線，焊接點就相當于半導體內的接觸點。

除此之外，沉積工藝在晶體管的高介電性薄膜和用于多重曝光*的硬掩模等方面應用范圍也非常廣泛。可以說，沉積在制造工藝中無處不在。不僅如此，過去沒有采用沉積方式的工藝如今也開始采用沉積方式。高介電性薄膜就是其中之一。隨著半導體的微細化發展，半導體需要更高質量、更精準的薄膜。因此，過去以氧化工藝制作的高介電性薄膜，如今也開始以沉積方式制作。

*淺槽隔離（STI，Shallow Trench Isolation）：在相鄰的元件之間形成陡峭的溝渠，在溝渠中填入氧化物形成元件隔離結構，以防止漏電。

*金屬層間電介質層（IMD，Intermetal Dieletric）：阻止金屬布線層之間不必要電流的流動的保護膜。

* 多重曝光（Multi Patterning）：通過重復的曝光和刻蝕工藝，追求更高圖形密度和更小工藝節點的技術。

03

衡量沉積質量的主要指標：

均勻度、臺階覆蓋率、溝槽填充

▲ 圖3：高均勻度&低均勻度的示例

在講解薄膜沉積方式之前，我們先來了解幾個衡量沉積質量的主要指標。這些指標與刻蝕工藝有很多相似之處。第一個指標就是均勻度。顧名思義，該指標就是衡量沉積薄膜厚度均勻與否的參數。薄膜沉積和刻蝕工藝一樣，需將整張晶圓放入沉積設備中。因此，晶圓表面不同角落的沉積涂層有可能厚度不一。高均勻度表明晶圓各區域形成的薄膜厚度非常均勻。

第二個指標為臺階覆蓋率（StepCoverage）。如果晶圓表面有斷層或凹凸不平的地方，就不可能形成厚度均勻的薄膜。臺階覆蓋率是考量膜層跨臺階時，在臺階處厚度損失的一個指標，即跨臺階處的膜層厚度與平坦處膜層厚度的比值。臺階覆蓋率越接近1，表明跨臺階處（底部或側壁）膜層厚度與平坦處膜層相差越少，越遠離1（即越小于1）表明跨臺階處的膜層厚度對比平坦處膜層厚度越薄。

▲ 圖4：臺階覆蓋率（上圖）& 溝槽填充（下圖）示例

最后一個指標是溝槽填充（Gapfill）。溝槽填充是衡量溝槽（Gap）填充程度的一個參數。如圖4所示，半導體表面有很多凹凸不平的溝槽，沉積過程中很難保證可以把所有溝槽都填得嚴嚴實實。溝槽填充能力差，就會形成孔洞（Void），會影響材料的致密性，從而影響薄膜強度，造成坍塌。如果說“等向性刻蝕”是沒有方向選擇性地移除了不該移除的部分，沉積工藝中的“溝槽填充能力差”即表明沒有填充到該填充的地方。

04

沉積方式

與前面我們所講的工藝相同，沉積工藝也可分為化學氣相沉積（CVD，Chemical Vapor Deposition）和物理氣相沉積（PVD， Physical Vapor Deposition）。CVD是指通過化學方法在晶圓表面沉積涂層的方法，一般是通過給混合氣體施加能量來進行。假設想在晶圓表面沉積物質（A），則需先向沉積設備輸入可生成物質（A）的兩種氣體（B和C），然后給氣體施加能量，促使氣體B和C發生化學反應。

化學方程式如下：

B + C + （能量等） →A +副產物

CVD的優點是速率快，且由于在晶圓表面發生化學反應，擁有優秀的臺階覆蓋率。但從上述化學方程式中不難看出，其缺點就是產生副產物廢氣。在半導體制程中，很難將這些廢氣完全排出，難免會參雜些不純物質。因此，CVD多用于不需要精準把控材料特性的沉積涂層，如沉積各種消耗性的膜層（硬掩模）或各種厚絕緣薄膜等。

▲ 圖5：化學氣相沉積 vs 物理氣相沉積

PVD則向晶圓表面直接轟擊要沉積的材料。也就是說，如果想在晶圓表面沉積A物質，則需將A物質氣化后，使其沉積到晶圓表面。常用的PVD方法有濺射（Sputtering）*，這在刻蝕工藝中也曾涉及過。在這種方法中，我們先向A物質靶材（Target）轟擊離子束（主要采用惰性氣體），使A物質粒子濺射出來，再將脫落的粒子轉移至硅片表面，并形成薄膜。

PVD的優點是無副產物，沉積薄膜的純度高，且還可以沉積鎢（W）、鈷（Co）等無反應能力的純凈物材料。因此，多用于純凈物的金屬布線。

還有一種比較特殊的方法，即原子層沉積（ALD，Atomic Layer Deposition）。前面說到的CVD和PVD兩種方式，要么是通過氣體的化學反應在晶圓表面沉積所需物質，要么是通過轟擊離子束的物理過程沉積所需物質。ALD則與上述兩種方式有所不同。如果想用這種方法在晶圓表面上沉積薄薄的一層A物質，則要先備好經反應后可生成A物質的反應物B和C。反應物B必須是容易被晶圓表面吸附的氣體（前驅體，Precursor），反應物C則應具有較強的反應活性。在ALD過程中，需先把氣體B吸附到晶圓表面，如果氣體B之間很難相互吸附，晶圓表面將形成一層由氣體B組成的原子層。然后，除去剩余氣體B并輸入氣體C，使吸附在晶圓表面上的氣體B和氣體C發生反應，形成A物質和其他副產物氣體，再除去多余的氣體A和副產物氣體。不斷反復上述過程，以單原子膜形式一層一層地在基底表面鍍膜。

▲ 圖6：傳統CVD vs ALD （摘自:（株）圖書出版HANOL出版社[半導體制造技術的理解293p]）

ALD的最大優勢在于沉積層極均勻的厚度與優異的臺階覆蓋率。氣態前驅體可縱橫吸附，且ALD一個周期只沉積一層原子層。但正是因為單原子層需要逐次沉積，沉積速率也就慢了下來。因此，ADL多用于DRAM電容器等縱橫比*高，需要高質量膜層的區域。

從上述對沉積工藝的說明中不難看出，沉積工藝中也存在需權衡之處：要提高均勻度等精確度，只能犧牲沉積速率。在整個半導體制程中，精確度和速率似乎永遠位于蹺蹺板的兩端，需要不斷權衡。這對于沉積工藝來說也不例外。

*濺射（Sputtering）：利用高能量轟擊靶材，使其粒子離開其表面的物理過程。

*縱橫比：高度與寬度的比值，縱橫比高表示結構物的寬度相對較窄，高度卻相對較高。

05

壓力與溫度

和在刻蝕工藝中一樣，半導體制造商在沉積過程中也會通過控制溫度、壓力等不同條件來把控膜層沉積的質量。例如，降低壓強，沉積速率就會放慢，但可以提高垂直方向的沉積質量。因為，壓強低表明設備內反應氣體粒子的數量少，粒子之間發生沖撞的概率就少，不會妨礙粒子的直線運動。施加高溫則可以提高膜層的純度。當然，這樣一來就無法使用鋁（其熔點為550度）等熔點低的金屬材料。

▲ 圖7：壓強對沉積工藝的影響

因此，在不同需求下，沉積相同材料也可采用完全不同的沉積方式。例如，同樣是沉積二氧化硅（SiO2），柵極絕緣層與STI所需特性就不同，其沉積的方式也不同。柵極絕緣層是核心元件區域，要求較高的沉積質量，應采用高溫低壓的方式；STI則不然，它只要起到兩個元件間的絕緣作用即可，通過低溫高壓的方式加快沉積速率才是關鍵。

06

材料選擇上的難題

您或許常會在新聞中看到這樣的報道：“發現了性能高出XX倍的新材料”。只看新聞內容，會感覺一場翻天覆地的半導體革命似乎即將來臨。但在所謂的“新材料”中，真的能派上用場的卻寥寥無幾。因為，材料本身的特性好，并不代表它一定能制成高性能的半導體。對沉積材料的要求可不比沉積設備低。下面，我們來看一看材料的特性會對半導體制程產生什么樣的影響。

▲ 圖8：加熱導致圖形損壞

物體遇熱體積會變大，這種現象被稱作熱膨脹。鐵軌之間留有縫隙就是為了防止鐵軌在炎熱的夏天因膨脹變形。半導體制程中也會出現這種熱膨脹現象。問題在于，每一種材料的熱膨脹程度不同，例如鋁的熱膨脹系數是氧化硅的40倍之多。舉個比較極端的例子：如果在氧化硅上沉積了鋁薄膜，即便鋁薄膜沉積很成功，一旦進入后續的高溫工藝，其內部結構就會完全被破損。換句話說，如果采用膨脹系數完全不同的材料替代之前的沉積材料，會嚴重影響高溫條件下的產品良率。

▲ 圖9：電遷移現象

除此之外，還要考慮材料的電遷移（EM，Electromigration）現象。電遷移是指在金屬布線上施加電流時，移動的電荷撞擊金屬原子，使其發生遷移的現象。鋁等輕金屬很容易發生這種電遷移現象。為防止鋁的電遷移現象，半導體制造商們開始用銅布線替代鋁，結果是又多了一道防止銅擴散的阻擋層沉積工藝。隨著半導體不斷微細化發展，銅布線也開始出現電遷移現象。為攻克這一難關，英特爾又用鈷布線取代了銅。而既然核心金屬布線層的材料發生了變化，上下層的工藝也肯定要跟著變。可見，想解決材料的電遷移現象，前后方的工藝也要隨之發生很大變化。

要始終銘記：半導體制程是數百個工藝錯綜復雜緊密連接而成的，牽一發而動全身。新材料是好是壞，不能單看材料本身的特性，還要看能不能與前后方工藝相連，畢竟沉積材料不能獨立存在。

07

結論：一種材料，多種方法

讀到這兒，估計讀者們已經發現了幾點有趣之處了：首先，同樣的材料可以通過不同的方法制成。例如，二氧化硅（SiO2）可以通過氧化工藝，也可以通過沉積工藝形成。即便是相同的材料，如果通過不同工藝涂敷到半導體上，其物理特性也會截然不同。

其次，氧化、刻蝕、沉積等看似完全不同的工藝其實有很多共同之處。比如，物理刻蝕中采用的濺射方法，在沉積工藝中同樣也會使用，區別在于“是濺射要刻蝕的晶圓本身”，還是“把濺射出來的粒子沉積到晶圓上”。化學刻蝕中最重要的一點就是刻蝕氣體與反應源生成的廢氣是否易于排放，化學氣相沉積也同樣如此。CVD過程中生成的副產物也要易于揮發、易于排放，這樣后續工藝才會變得更容易。

可見，受半導體制造商青睞的新材料，并不是其本身特性有多優秀的材料，而是其沉積速率、純度等特性易于控制的材料。而且，沉積材料還要易于通過刻蝕或CMP*等工藝去除。如果采用需要過高溫度的材料，可能會因高溫改變已沉積的其他材料。而若采用對溫度非常敏感的材料，又會出現在下一道工藝中無法加熱的問題。

如上文所述，“半導體制程由數百個制造工藝緊密連接而成”。想做好每一道工藝，對其他相關部門的業務也要有很好的把握。要擅于與同事溝通，更要懂得準確無誤地傳達自己的想法。一個半導體產品需要多人合作才可以完成，雖然過程有些辛苦，但也很值得。

*化學機械拋光（CMP，Chemical Mechanical Polishing）：通過物理、化學反應研磨, 去除非所需物質，使半導體晶圓表面變得平坦。