什么引入interface？

將設(shè)計和驗證從邏輯上和時間上分開，使得兩個小組可以相對獨立；

IC 設(shè)計的復(fù)雜度逐漸增加，模塊之間的連接也逐漸復(fù)雜，傳統(tǒng)的 Verilog信號連接方式代碼量太大，容易出錯，且不易于復(fù)用。

Interface的優(yōu)勢

簡潔：

1、使用 Interface 在驗證中添加、刪除和修改信號時只需要修改 Interface 和使用該 Interface 的模塊，怎么理解？

如圖所示：頂層模塊top例化了模塊m1和m2，a信號從m2經(jīng)過頂層模塊到m1。假設(shè)現(xiàn)需將信號a修改為b，不使用接口的情況下，m1、m2及top模塊都應(yīng)該做出相應(yīng)的修改；若使用接口，top例化的是接口，接口內(nèi)的信號修改只需要修改m1、m2相關(guān)部分即可。

2、兩個塊之間有兩個以上的信號連接，并且使用特定的協(xié)議時，使用接口更利于復(fù)用。

軟硬件域的橋梁：

Interface 是硬件域（ module、設(shè)計中使用）和軟件域（ class、驗證環(huán)境中使用）交互的唯一方式。

定義要點

Interface 的定義與 Module 類似，可以參考 Module 的定義方法；由于接口直接與DUT打交道，因此變量建議聲明為四值邏輯logic；同時為了防止驗證環(huán)境帶來的競爭問題，驅(qū)動硬件的信號應(yīng)使用非阻塞賦值；Interface端口列表中只需要定義時鐘、復(fù)位等公共信號，或者不定義任何端口信號。

使用示例

首先定義interface，然后在頂層例化后作為module的端口列表分別傳入DUT和TB中。

接口中的modport

前一個例子中使用了點對點無信號方向的連接方式。在使用該端口的原始網(wǎng)單里包含了方向信息，編譯器依次來檢查連線錯誤。也可以通過modport來進一步限定信號傳輸?shù)姆较颍苊舛丝谶B接的錯誤。

需要注意的是modport中的input和output方向是調(diào)用該modport模塊的輸入輸出方向，比如TEST的modport內(nèi)聲明的方向，就是調(diào)用它的test模塊輸入輸出。

事實上modport在驗證環(huán)境中使用并不多，因為下文提到的不但clocking塊包含了modport的方向信息，同時clocking塊也可作為同步信號的驅(qū)動。

接口中的clocking塊

clocking 塊，用來對同步信號進行采樣和驅(qū)動，可以避免設(shè)計和驗證的競爭。clocking block需要指定一個觸發(fā)時鐘，比如posedge clk、negedge clk。

同若驗證環(huán)境中需要同步驅(qū)動，利用“arb_if.cb.*”的方式利用clocking塊中的信號進行驅(qū)動即可。

同時可以為clocking塊中信號設(shè)置建立和保持時間，若未設(shè)置建立時間或保持時間時則會默認在clocking事件前1step輸入采樣，在事件后#0對輸出驅(qū)動。

標(biāo)注的語句表示在時鐘上升沿前10ns進行采樣，在時鐘上升沿2ns后進行驅(qū)動。怎么理解？事實上這個步驟主要是為了模擬實際的硬件行為，感興趣的可以自己畫幾級觸發(fā)器來分析，TB對DUT的驅(qū)動一側(cè)相當(dāng)于DUT的上一級觸發(fā)器，采樣DUT數(shù)據(jù)一側(cè)的TB相當(dāng)于DUT的下一級寄存器。

幾點注意：clocking不是interface獨有的，module、program也可以聲明clocking模塊；clocking中列舉的信號都是由interface、module、program等聲明了clocking的模塊定義的，cloking自身不聲明信號；一個interface中可以定義多個clocking，同一個變量可以在多個clocking塊中被應(yīng)用，且可以聲明不同的輸入輸出方向。

完結(jié)。

審核編輯：湯梓紅