Nand Flash存儲器是Flash存儲器的一種，其內部采用非線性宏單元模式，為固態(tài)大容量內存的實現(xiàn)提供了高性價比、高性能的解決方案。Nand Flash存儲器具有容量較大、改寫速度快等優(yōu)點，適用于大量數(shù)據(jù)的存儲，因而在業(yè)界得到了越來越廣泛的應用。本文則將為大家介紹Nand Flash的工作原理和自身的特性。

Nand Flash Die 是從Wafer身上切割出來，一個Wafer有很多個Die。之后再進行封裝，變成一個顆粒。像圖1所示，一個封裝可以放1/2/4/8/16個Die，分別叫做SDP/DDP/QDP/ODP/HDP。將顆粒和主控、DDR，電阻、電容等一起焊到PCB板上，就形成了SSD產(chǎn)品。

圖1

自1991年全球首個4MB NAND閃存問世，此后12MB NAND閃存、1GB NAND閃存、1GB MLC NAND閃存也相繼推出，直至2007年NAND閃存正式從2D進入3D時代。

國際存儲廠商們發(fā)布了10年的路標，未來10年介質將持續(xù)演進。綜合半導體設備制造商以及原廠長期路標來看，預計3D NAND堆疊層數(shù)可達500層以上（~2030年）。在未來3年，預計介質存儲密度(Gb/mm2)增加一倍，單位成本($/GB)降低50%+，因此，搭載最新的介質來打造SSD產(chǎn)品可以充分享受介質技術進步的紅利。

圖2

3D NAND的演進趨勢

- Multi-Stack

通過Multi-Stack技術解決3D堆疊工藝挑戰(zhàn)，但Stack之間會產(chǎn)生額外可靠性問題。不同Layer間參數(shù)不同，可能導致單Block內RBER/tPROG/tR差異加劇。

- CNA到CUA/PUC

閃存的Die里面分為存儲陣列和外圍控制電路，原來并排分布的，即CMOS Near Array(CNA)。后來隨著尺寸越來越小，外圍電路占的面積越來越大，不利于成本降低，因此把存儲陣列放在了電路下面，即CMOS Under Array（CUA）。

圖3

- TLC到QLC到PLC

隨著存儲密度不斷增加，3D TLC (3bits/cell)成為主流存儲介質，3D QLC (4bits/cell)蓄勢待發(fā)。但是隨著密度的增加，可靠性會隨之降低，所以在應用的時候需要格外小心。現(xiàn)在PLC(5bits/cell)處于實驗室技術預研階段，將持續(xù)提高存儲密度。

圖4

- IOB/Interface Chip

隨著介質接口的速度越來越高，Nand引入了接口芯片。現(xiàn)在主流NAND的接口速率是2.4Gbps左右，并快速向3.6/4.8Gbps演進。當產(chǎn)品對介質速率有要求、并且負載較重時，需要IO Buffer（即IOB）來提升介質總線速率。

介質將會持續(xù)演進，隨之帶來的是在硬盤產(chǎn)品設計上的挑戰(zhàn)，當介質隨著層數(shù)增加，Block會越來越大。未來一個Block可能將從現(xiàn)在的20-30MB一直擴大到100+MB，而一旦Block受到損壞，將導致100+MB容量空間中的內容直接丟失，這是對系統(tǒng)管理的一大挑戰(zhàn)。同時，多次堆疊形成的3D介質，其讀寫的時延和出錯率的一致性，特別是邊界上介質的可靠性，都需要特別關注。

下一期將繼續(xù)為大家分享關于NAND Flash原理和應用的內容。

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