HCSL：高速電流控制邏輯（High-speed Current Steering Logic）是Intel為PCIe參考時鐘定義的差分時鐘，用于PCIe2.0電氣規范中定義對RefClk時鐘所定義的標準；PCIe時鐘采用HCSL這個電平標準使RC（CPU）側與EP（子卡）側時鐘，在不同生產廠家之間能夠保持電平兼容。它需要串行33Ω電阻和驅動源端50Ω電阻下拉到地。HCSL為電流輸出驅動，輸出結構通過50Ω電阻器下拉接地的15mA開關電流驅動，標稱信號擺幅750mV。

HCSL基本電路結構

如下圖所示，HCSL驅動器是點對點電流驅動電路，具有開源輸出的差分邏輯，每個輸出引腳在0和14mA之間切換：當一個輸出引腳為低電平（0）時，另一個輸出引腳為高電平（驅動14mA）；OUT+引腳和OUT-引腳通常連接到差分傳輸線（Z0 =100Ω）或單端傳輸線（Z0 =50Ω），這需要一個外部端接電阻（50Ω到GND），從而為HCSL輸入結構提供700mV的擺幅電平；V = 14mA * 50Ω = 700mV；HCSL輸出是經過控制正負輸出差分對中的14mA電流，其電源功耗為14mA * 3.3V ≈ 50mW；
HCSL輸入要求IN +和IN-的兩個輸入引腳上的單端擺幅為700mV，共模電壓約為350mV；

HCSL電平匹配

HCSL的電平匹配方法如下圖所示，有兩種電平匹配方式：終端匹配和源端匹配；正如我們在PCIe時鐘設計所示，只要在芯片內部內置50Ω的下拉電阻，那么只需直連設計。

LVPECL到HCSL的轉換

如下圖所示，在LVPECL驅動器輸出端向GND放置一個150Ω電阻對于開路發射極提供直流偏置以及到GND的直流電流路徑至關重要。為了將800mV的LVPECL擺幅衰減到700mV的HCSL擺幅時，必須在150Ω電阻之后放置一個衰減電阻（RA =8Ω）。應在HCSL接收器前面放置一個10nF交流耦合電容，以阻止來自LVPECL驅動器的直流電平。放置交流耦合電容后，HCSL輸入需要重新偏置，可以通過將470Ω電阻連接3.3V和56Ω電阻到GND上來實現HCSL接收機輸入共模的350 mV直流電平

HCSL到LVDS的轉換

在下圖中，每個HCSL輸出引腳在0和14mA之間切換。當一個輸出引腳為低電平（0）時，另一個為高電平（驅動14mA）。HCSL驅動器的等效負載電阻為48Ω，與50Ω并聯，相當于23.11Ω。LVDS輸入的擺幅為14mAx23.11Ω= 323mV。應在LVDS接收器前放置一個10nF交流耦合電容，以阻止來自HCSL驅動器的直流電平。放置交流耦合電容后，LVDS輸入需要重新偏置，可以通過將一個8.7KΩ電阻連接到3.3V和5KΩ電阻連接到GND來實現LVDS接收器輸入共模的1.2V直流電平。如果LVDS接收器差分輸入引腳上已經存在有100Ω電阻，則不需要外部100Ω電阻。

HCSL到CML的轉換

在下圖中，每個HCSL輸出引腳在0和14mA之間切換， 當一個輸出引腳為低電平（0）時，另一個為高電平（驅動14mA）。HCSL驅動器的等效負載電阻為68Ω，與50Ω電阻并聯，相當于28.81Ω。CML輸入的擺幅為14mAx28.81Ω= 403mV。應在CML接收器前面放置一個10nF交流耦合電容，以阻止來自HCSL驅動器的直流電平。另外，必須確認CML接收器輸入內部的自偏置。如果沒有CML輸入端的自偏置，則必須在CML偏置和傳輸線端接的PCB上放置一個50Ω的端接電阻到VCC。