今天看了一篇很有意思的文章《Utilizing Fine Line PCBs with High Density BGAs》，講的是PCB BGA高密度fanout帶來的阻抗不連續。考慮到基板層疊設計以及基板加工工藝的約束帶來的基板阻抗設計偏差，也可以應用上這種評估方法。總結一下我從這篇文章get到的關鍵點：

1、PCB加工量產工藝已經可以做到線寬最小15um，同樣這家美國公司的基板已經在研發5um的線寬、間距。（這直接吊打國內眾多封裝基板廠商，任重而道遠啊）

來禍禍一下大家的眼睛，這是PCB BGA區域的fanout。是的，你沒看錯，兩個0.8mm pitch BGA PAD之間穿了7根20um線寬的單線。

2、在不明確整個系統的情況下，可以通過一種簡單的方法，粗略評估鏈路阻抗不連續的影響風險，得到一個大致約束范圍。

那么來重點講講Eric Bogatin大佬的這個評估方法。首先這個評估方法是僅能提供一個指導性的方向，不能作為sign-off的標準要求。

既然要進行評估，那就需要一個判定要求。Eric大佬認為-10dB的回損可以作為一個判定邊界，這個值是由以下推導得來。

在理想無損的系統中，輸入的能量等于傳輸通過的能量與反射能量之和。這是滿足能量守恒定律的。也就是在一個二端口系統中，傳輸通過的增益S21與反射系數S11的平方和等于1。

（全頻段f均滿足此公式）

根據這個公式可以得到下圖。

從圖中可以看出來，在回損-20dB以下時，插損的變化非常小（小于0.1dB），可以忽略不計。當回損達到-10dB時，插損影響大概為-0.5dB。

Eric認為，局部區域回損惡化-10dB，才會對RX端插損惡化-0.5dB，且這個是可以接受的。（當然這個應該根據每個設計自行選擇判斷，若插損裕量足夠大的情況下可以進一步放開。）

由此，我們可以得到一個回損的邊界：-10dB。

接來下我們分析，阻抗不連續的兩個主要影響因素主要是設計阻抗與目標阻抗的偏差和阻抗不連續長度。針對這兩個因素分別來進行控制變量分析。

1、阻抗偏差最大可以做到多少？

2、阻抗不連續長度最大可以做到多少？

來解決第一個問題。我們也采用回損-10dB這個作為判定邊界。按照正常走線50ohm，前端阻抗不匹配來進行仿真。

小P開始整活兒，搭建了這么一個簡單的仿真鏈路。第一段傳輸線做阻抗不匹配，其中阻抗從30ohm掃描到80ohm。阻抗不匹配的長度先按短的走線來看，8mm（315mil）。

回損的仿真結果如下圖，在0~3GHz都滿足小于-10dB。那么說明，如果我們的信號奈奎斯特率在3GHz以內，30ohm和80ohm的阻抗偏差，在300mil長度的走線上，是可以接收的。

我們在同樣的這個阻抗范圍內，把阻抗不匹配的走線加長到50mm（約2inch），得到的回損結果如下圖，回損在1GHz附近達到了最大值-6dB。可見在同等條件下，不匹配阻抗線的長度還是影響著我們的帶寬。

那么第一個問題的答案就躍然而出了，設計者可以根據自己的插損裕量，信號的帶寬要求，仿真得出此局部區域阻抗偏差的范圍。

我們接著來看第二個問題，我們發現不匹配阻抗線加長以后，回損出現了一個最大值。回損的最大值可以通過公式算出：

（全頻段f均滿足此公式）

Z-dB(S11)的曲線如下圖，可以知道在回損最大值小于-10dB的阻抗范圍是36.3~68.8ohm。

修改鏈路，阻抗不匹配段的阻抗設置為36.3ohm，走線長度從5mm80mm（2003200mil）。

由仿真結果可以看出，回損最大值沒有超過-10dB。

第二個問題的答案也浮現出來了。如果可以找到回損最大值對應的阻抗，那么阻抗不匹配的走線長度增加不會導致回損的最大值變大。

前面的這些，其實全在Eric大佬的文章中做了，同時其文中也提到差分走線與單端走線在這個特性上的表現是一致的。

那小P在這里就基于90ohm差分線也做一下仿真模擬。

類似單端信號的做法，搭建仿真鏈路。端口的端接設置為單端45ohm，導體電導率設置為1E50，介質損耗角設置為0，模擬無損鏈路。

先設置阻抗不匹配段走線長度為7.6mm（約300mil），掃描得到的回損仿真結果如下圖。仍然按3GHz來卡-10dB的要求。也就是帶寬在3GHz以內的信號，阻抗可以300mil長度的差分阻抗可接受范圍是60~135ohm。

若是以回損的最大值來換取任意長度的阻抗不連續鏈路，則由下圖可以得到當差分阻抗在65.4~123.8ohm之間。

基于這個阻抗范圍，阻抗不連續長度從仿真得到的回損波形如下圖，可見是符合預期的。

前面全部是基于理想的無損傳輸線進行的仿真，我們再對比一下有損傳輸線和無損傳輸線的情況。畢竟實際評估的鏈路肯定都是有損的。

下圖是90ohm差分，不連續阻抗65ohm，不連續長度1inch的有損/無損插回損對比。

可見回損的是比較一致的。因此前面的結論也適用于有損傳輸線鏈路。

小P這里再拿芯片封裝來舉個實例：

假定我們有一顆封裝尺寸是25x25mm的ETH接口芯片。基板采用buildup層疊設計。若采用GZ41（DK=3.3@1GHz）作為介質，buildup層一般則是30um厚度，銅箔厚度約15um。再考慮基板廠加工能力（25um為國內基板廠能力，大陸外高端廠可以做到15um）。因此，基板封裝阻抗一般控制在90ohm以下。

由于基板工藝以及基板材料的限定，高速鏈路的走線層的層疊一般是如下圖。

注：小于25um的線寬設計不選，以擴大基板廠選擇范圍。

那么假定的這個ETH接口芯片在基板廠的走線長度最大按曼哈頓距離來算也就是23mm，假設我們阻抗分別定義為85/90/100ohm。PCB上的走線長度為3inch 100ohm。分別得到85ohm的最大回損是-15.51dB，90ohm的最大回損是-19.39dB，100ohm的最大回損為-66.48dB。

把插損和回損的曲線畫出來，如下圖，可以得到對應的插損關系。

從結果來看，85 or 90ohm 對全鏈路的插損影響都比較小。當然如果設計上可以滿足阻抗匹配，那就是最好的了。