今天看了一篇很有意思的文章《Utilizing Fine Line PCBs with High Density BGAs》，講的是PCB BGA高密度fanout帶來的阻抗不連續(xù)。考慮到基板層疊設(shè)計(jì)以及基板加工工藝的約束帶來的基板阻抗設(shè)計(jì)偏差，也可以應(yīng)用上這種評估方法。總結(jié)一下我從這篇文章get到的關(guān)鍵點(diǎn)：

1、PCB加工量產(chǎn)工藝已經(jīng)可以做到線寬最小15um，同樣這家美國公司的基板已經(jīng)在研發(fā)5um的線寬、間距。（這直接吊打國內(nèi)眾多封裝基板廠商，任重而道遠(yuǎn)?。?/p>

來禍禍一下大家的眼睛，這是PCB BGA區(qū)域的fanout。是的，你沒看錯(cuò)，兩個(gè)0.8mm pitch BGA PAD之間穿了7根20um線寬的單線。

2、在不明確整個(gè)系統(tǒng)的情況下，可以通過一種簡單的方法，粗略評估鏈路阻抗不連續(xù)的影響風(fēng)險(xiǎn)，得到一個(gè)大致約束范圍。

那么來重點(diǎn)講講Eric Bogatin大佬的這個(gè)評估方法。首先這個(gè)評估方法是僅能提供一個(gè)指導(dǎo)性的方向，不能作為sign-off的標(biāo)準(zhǔn)要求。

既然要進(jìn)行評估，那就需要一個(gè)判定要求。Eric大佬認(rèn)為-10dB的回?fù)p可以作為一個(gè)判定邊界，這個(gè)值是由以下推導(dǎo)得來。

在理想無損的系統(tǒng)中，輸入的能量等于傳輸通過的能量與反射能量之和。這是滿足能量守恒定律的。也就是在一個(gè)二端口系統(tǒng)中，傳輸通過的增益S21與反射系數(shù)S11的平方和等于1。

（全頻段f均滿足此公式）

根據(jù)這個(gè)公式可以得到下圖。

從圖中可以看出來，在回?fù)p-20dB以下時(shí)，插損的變化非常小（小于0.1dB），可以忽略不計(jì)。當(dāng)回?fù)p達(dá)到-10dB時(shí)，插損影響大概為-0.5dB。

Eric認(rèn)為，局部區(qū)域回?fù)p惡化-10dB，才會(huì)對RX端插損惡化-0.5dB，且這個(gè)是可以接受的。（當(dāng)然這個(gè)應(yīng)該根據(jù)每個(gè)設(shè)計(jì)自行選擇判斷，若插損裕量足夠大的情況下可以進(jìn)一步放開。）

由此，我們可以得到一個(gè)回?fù)p的邊界：-10dB。

接來下我們分析，阻抗不連續(xù)的兩個(gè)主要影響因素主要是設(shè)計(jì)阻抗與目標(biāo)阻抗的偏差和阻抗不連續(xù)長度。針對這兩個(gè)因素分別來進(jìn)行控制變量分析。

1、阻抗偏差最大可以做到多少？

2、阻抗不連續(xù)長度最大可以做到多少？

來解決第一個(gè)問題。我們也采用回?fù)p-10dB這個(gè)作為判定邊界。按照正常走線50ohm，前端阻抗不匹配來進(jìn)行仿真。

小P開始整活兒，搭建了這么一個(gè)簡單的仿真鏈路。第一段傳輸線做阻抗不匹配，其中阻抗從30ohm掃描到80ohm。阻抗不匹配的長度先按短的走線來看，8mm（315mil）。

回?fù)p的仿真結(jié)果如下圖，在0~3GHz都滿足小于-10dB。那么說明，如果我們的信號奈奎斯特率在3GHz以內(nèi)，30ohm和80ohm的阻抗偏差，在300mil長度的走線上，是可以接收的。

我們在同樣的這個(gè)阻抗范圍內(nèi)，把阻抗不匹配的走線加長到50mm（約2inch），得到的回?fù)p結(jié)果如下圖，回?fù)p在1GHz附近達(dá)到了最大值-6dB?？梢娫谕葪l件下，不匹配阻抗線的長度還是影響著我們的帶寬。

那么第一個(gè)問題的答案就躍然而出了，設(shè)計(jì)者可以根據(jù)自己的插損裕量，信號的帶寬要求，仿真得出此局部區(qū)域阻抗偏差的范圍。

我們接著來看第二個(gè)問題，我們發(fā)現(xiàn)不匹配阻抗線加長以后，回?fù)p出現(xiàn)了一個(gè)最大值。回?fù)p的最大值可以通過公式算出：

（全頻段f均滿足此公式）

Z-dB(S11)的曲線如下圖，可以知道在回?fù)p最大值小于-10dB的阻抗范圍是36.3~68.8ohm。

修改鏈路，阻抗不匹配段的阻抗設(shè)置為36.3ohm，走線長度從5mm80mm（2003200mil）。

由仿真結(jié)果可以看出，回?fù)p最大值沒有超過-10dB。

第二個(gè)問題的答案也浮現(xiàn)出來了。如果可以找到回?fù)p最大值對應(yīng)的阻抗，那么阻抗不匹配的走線長度增加不會(huì)導(dǎo)致回?fù)p的最大值變大。

前面的這些，其實(shí)全在Eric大佬的文章中做了，同時(shí)其文中也提到差分走線與單端走線在這個(gè)特性上的表現(xiàn)是一致的。

那小P在這里就基于90ohm差分線也做一下仿真模擬。

類似單端信號的做法，搭建仿真鏈路。端口的端接設(shè)置為單端45ohm，導(dǎo)體電導(dǎo)率設(shè)置為1E50，介質(zhì)損耗角設(shè)置為0，模擬無損鏈路。

先設(shè)置阻抗不匹配段走線長度為7.6mm（約300mil），掃描得到的回?fù)p仿真結(jié)果如下圖。仍然按3GHz來卡-10dB的要求。也就是帶寬在3GHz以內(nèi)的信號，阻抗可以300mil長度的差分阻抗可接受范圍是60~135ohm。

若是以回?fù)p的最大值來換取任意長度的阻抗不連續(xù)鏈路，則由下圖可以得到當(dāng)差分阻抗在65.4~123.8ohm之間。

基于這個(gè)阻抗范圍，阻抗不連續(xù)長度從仿真得到的回?fù)p波形如下圖，可見是符合預(yù)期的。

前面全部是基于理想的無損傳輸線進(jìn)行的仿真，我們再對比一下有損傳輸線和無損傳輸線的情況。畢竟實(shí)際評估的鏈路肯定都是有損的。

下圖是90ohm差分，不連續(xù)阻抗65ohm，不連續(xù)長度1inch的有損/無損插回?fù)p對比。

可見回?fù)p的是比較一致的。因此前面的結(jié)論也適用于有損傳輸線鏈路。

小P這里再拿芯片封裝來舉個(gè)實(shí)例：

假定我們有一顆封裝尺寸是25x25mm的ETH接口芯片?；宀捎胋uildup層疊設(shè)計(jì)。若采用GZ41（DK=3.3@1GHz）作為介質(zhì)，buildup層一般則是30um厚度，銅箔厚度約15um。再考慮基板廠加工能力（25um為國內(nèi)基板廠能力，大陸外高端廠可以做到15um）。因此，基板封裝阻抗一般控制在90ohm以下。

由于基板工藝以及基板材料的限定，高速鏈路的走線層的層疊一般是如下圖。

注：小于25um的線寬設(shè)計(jì)不選，以擴(kuò)大基板廠選擇范圍。

那么假定的這個(gè)ETH接口芯片在基板廠的走線長度最大按曼哈頓距離來算也就是23mm，假設(shè)我們阻抗分別定義為85/90/100ohm。PCB上的走線長度為3inch 100ohm。分別得到85ohm的最大回?fù)p是-15.51dB，90ohm的最大回?fù)p是-19.39dB，100ohm的最大回?fù)p為-66.48dB。

把插損和回?fù)p的曲線畫出來，如下圖，可以得到對應(yīng)的插損關(guān)系。

從結(jié)果來看，85 or 90ohm 對全鏈路的插損影響都比較小。當(dāng)然如果設(shè)計(jì)上可以滿足阻抗匹配，那就是最好的了。