這篇文章是探討對接收端進行時序優化（即ready打拍，或稱backward打拍）的方式。

ready本身是不攜帶任何隨路信息的，但如果因此就覺得可以簡單把ready打一拍來進行時序優化那就大錯特錯了，要不然可以試一試看看錯的多離譜。

無論valid打拍還是ready打拍，都需要將控制信號（valie或ready）和傳輸信息（data）進行寄存，因此二者的資源消耗是沒有明顯區別的。因此我們還是要借助兩個寄存器：

module dffse #(
	parameter WIDTH = 1
)(
	input 			clk,
	input 			rst_n,
	input  	[WIDTH -1:0]	d,
	input			en,
	output reg[WIDTH -1:0]	q
);
always @(posedge clk or negedge rst_n)begin
	if(~rst_n)  q <={WIDTH{1'b1}};
	else if(en) q <= d;
end
endmodule

module dffe#(
	parameter WIDTH = 1
)(
	input 			clk,
	input  	[WIDTH -1:0]	d,
	input	    		en,
	output reg[WIDTH -1:0]	q
);
always @(posedge clk)begin
	if(en) q <= d;
end
endmodule

這次用了dffse寄存器，說白了就是復位值為全1寄存器，沒什么稀奇的。

那么對于ready打拍，關鍵點顯然就是data_in_ready的控制邏輯，不過這個邏輯不是太容易理解，所以咱們鏡像著data_in_valid的打拍來看。還記得fw_pipe中對data_in_valid打拍的方法么：

wire in_valid_en = data_in_ready;
wire in_valid_d  = data_in_valid;
wire in_valid_q;
dffre #(.WIDTH(1))
u_in_valid_dffre(
	.clk(clk),
	.rst_n(rst_n),
	.d(in_valid_d),
	.en(in_valid_en),
	.q(in_valid_q)
);
assign data_in_ready  = data_out_ready || (~in_valid_q);
assign data_out_valid = in_valid_q;

那咱們鏡像的來做bw_pipe中data_in_ready的邏輯應該是：

wire out_ready_en = data_out_valid;
wire out_ready_d  = data_out_ready;
wire out_ready_q;
dffse #(.WIDTH(1))
u_out_ready_dffse(
	.clk(clk),
	.rst_n(rst_n),
	.d(out_ready_d),
	.en(out_ready_en),
	.q(out_ready_q)
);
assign data_out_valid = data_in_valid || (~out_ready_q);
assign data_in_ready = out_ready_q;

深深地感受下代碼的對稱之美！那么在fw_pipe中u_in_valid_dffre寄存的狀態是發送端是否有發送數據的請求，那么對應的bw_pipe中u_out_ready_dffse寄存的狀態是什么呢？自然是接收端是否有接收數據的能力，因此這個寄存器的復位值應該為1（就算上來下游就堵住了，pipe里至少能緩存一拍數）。

因此當該寄存器值為1時表明pipe內是空的，為0時表示pipe內有一筆數，所以也就構成了data_out_valid的一部分邏輯。

data_out_valid雖然是我們通過鏡像對稱得到的，但是也要理解所以然。當out_ready_q == 0時表明pipe中有一筆數那么data_out_valid必然為1，此外無論out_ready_q什么狀態只要data_in_valid == 1那么也表明向下游傳輸的數據已經準備好了，data_out_valid也需要為1（對ready打拍，那么必然valid是存在bypass通路的。你想想在對valid進行打拍時，ready是不是有一條bypass通路）。

而out_ready_d = data_out_ready就需要感受一下了，如果這拍向下游握手成功了那么無論如何下一拍bw_pipe也是空的了。你結合data_out的邏輯一起品一品：

wire 		 data_en = data_in_valid && data_in_ready;
wire [WIDTH -1:0]data_d  = data_in;
wire [WIDTH -1:0]data_q;
dffe #(.WIDTH(WIDTH))
u_in_data_dffe(
	.clk(clk),
	.d(data_d),
	.en(data_en),
	.q(data_q)
);

assign data_out       = out_ready_q ? data_in : data_q;

如果當拍out_ready_q == 0（bw_pipe內有數）則取走data_q，否則直接通過bypass通路取走data_in。那是不是意味著，只有對下游握手了，下一拍的bw_pipe中就一定沒有數了！

問題解決啦，最后的代碼就完整的出來了呀：

module bw_pipe #(
	parameter WIDTH = 8)
(
	input clk,
	input rst_n,
	
	input [WIDTH -1:0]data_in,
	input 		  data_in_valid,
	output		  data_in_ready,
	
	output[WIDTH -1:0]data_out,
	output		  data_out_valid,
	input		  data_out_ready
);

wire out_ready_en = data_out_valid;
wire out_ready_d  = data_out_ready;
wire out_ready_q;
dffse #(.WIDTH(1))
u_out_ready_dffse(
	.clk(clk),
	.rst_n(rst_n),
	.d(out_ready_d),
	.en(out_ready_en),
	.q(out_ready_q)
);

wire 		 data_en = data_in_valid && data_in_ready;
wire [WIDTH -1:0]data_d  = data_in;
wire [WIDTH -1:0]data_q;
dffe #(.WIDTH(WIDTH))
u_in_data_dffe(
	.clk(clk),
	.d(data_d),
	.en(data_en),
	.q(data_q)
);

assign data_out_valid = data_in_valid || (~out_ready_q);
assign data_out       = out_ready_q ? data_in : data_q;
assign data_in_ready  = out_ready_q;

endmodule

當然了我們會發現一個特性，bw_pipe不像fw_pipe那樣會至少對數據打一拍，bw_pipe在通路暢通時data_in_valid/data_in是直接bypass到下游的，而通路阻塞時才會將數據在bw_pipe中寄存。

最后仍然借助auto_testbench驗證一下代碼：