今天想來聊一聊timing model。Top層在做STA的時候，為了速度的考量，有的時候不會把所有block都做flatten（展平化）處理，而Timing model就是block在給更高層級用的時候所抽取出來的timing信息集。目前我知道有三種，ETM、ILM和HS，下面我分別來介紹一下。

ETM全稱是Extracted Timing Model，它的思想很樸素，就是會把每個port的timing信息都保留下來，block內部的信息一概不知。從外來看，一個ETM就像一個黑盒子，只能看到block的port。它保留了in到out的延時，并且還有clk到in的setup/hold require time。

其實ETM模型就很像我們用的cell的lib，都是只能看到它們的pin或者port，所得到的delay信息都是黑匣子式的，內部具體的delay都是被隱藏的。

這種ETM模型的優(yōu)點就是抽取速度快，但是缺點是不太準。比如Top層接進來一條net，flatten來看是一條，但如果使用ETM，等于硬是把他打成兩端來算delay，結果當然就有所偏差。其準確度大概在90%左右。

第二種ILM是Interface Logic Model，它相比ETM來說，多保留了port到第一級reg的信息，包括所有net的信息及cell的信息，也就是in2reg和reg2out這些路徑被保留下來給更高層級來用。

而reg2reg的timing信息就被抽取出來，路徑就不再保留。這樣從top來看的話，可以看到block門口的那些cell和register，但是內部的cell就還是看不到。這種timing model抽取的速度相比ETM更慢，但準確度更高，一般可以到99%左右。

另外值得一提的是，ILM是支持SI分析的，也就是說top層在用的時候可以分析in/out線和旁邊的線的crosstalk影響。在block內部，如果開啟SI分析模式，in/out net相鄰的net也會被保留，即使這些net屬于reg2reg的path。

第三種HS是HyperScale model，它是primetime出的一種timing lib，僅能用在primetime這一種timing分析工具中。它相比ILM，又多保留了一些東西，這些東西是in/out進來到第一級reg這條path的所有支路信息，也是到一個reg為止。

有點繞，什么意思呢？比如說一個block input port進來的信號線，可能經(jīng)過一個二輸入與門，然后連到reg上。HS會多保留那個與門的另外一個輸入到產(chǎn)生這個信號的reg這一段信息。對于output也是類似。可想而知，HS的速度會更慢，準確度也會更高。

另外，使用HS時還有一個top context的概念，這個context就是指block外的和block port相連的一些timing信息，就是說不僅僅top層在做timing分析的時候可以用block的timing model，block層在做timing分析的時候也可以看到top層的一些東西，一般也是port到第一級reg為止的信息。

據(jù)synopsys官網(wǎng)所述，HS model+context可以保證timing分析的準確度高達100%！和flatten一樣的效果！