本文翻譯轉載于：Cadence blog

作者：Reela

在身處技術驅動的大環境中，半導體設計需要做到更迅速、更節能以及更穩健。為了滿足這一需求，半導體制造企業需要不斷突破技術創新。通過對更多參數及其影響的分析，客戶才能實現較現行設計方法更優秀的 PPA 目標。例如，全局額定值或全局的裕度會造成性能和功耗的顯著浪費。

為了應對類似挑戰，Cadence 持續創新并開發了 Cadence Tempus 設計穩健性分析（DRA）套件，提供解決上述問題所需要的分析能力。該套件采用先進的建模算法，賦能工程師分析，識別并糾正對變化極為敏感的關鍵設計要素，包括適用于模塊級的 Tempus ECO Options 和子系統/全芯片級的 Cadence Certus 收斂解決方案，兩者皆可在 Innovus 設計實現系統中調用。通過充分發揮套件的高級分析特性，客戶可以強化設計穩健性，優化功耗、性能和面積（PPA）目標，較傳統基于裕度的方法實現最高達 10% 的 PPA 目標提升。

TempusDRA 套件

Tempus DRA 套件集合了卓越的分析能力，針對老化效應、電壓降和閾值電壓偏斜等不同類型的時序偏差，解決設計層的穩健性問題。該套件包括 5 種高級分析能力，分別適用于穩健半導體設計的特定流程。

老化穩健性

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Tempus DRA 套件以其卓越的老化穩健性分析能力在業界獨樹一幟，PPA 目標最高可提高 10%，適用于汽車、航空航天、消費者電子、移動設備和大規模計算等領域。該套件允許工程師在 Cadence Liberate Library 表征化流程工具內控制老化表征環境及參數，提供老化環境的完整分析結果，并通過統計學圖表直觀呈現應力和恢復狀態。

與老化感知時序和限制結合，老化穩健性可以實現 SPICE 級精度的卓越 PPA 結果。在臺積電 TMI 和其他 SPICE 可靠性模型的支持下，可以跟蹤任意場景下的靜態時序分析（STA）、實例老化、非統一老化及恢復模型選擇，并且能調節 STA 的最優設置。得益于此，老化效應導致的非必要延遲被清除，進一步加速設計收斂。

電壓穩健性

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電壓穩健性分析與 Tempus 電源完整性（PI）和 Voltus IC 電源完整性解決方案無縫集成，大幅提升了現有的簽核解決方案。該集成采用了新一代（IR）壓降分析和修復技術。電壓穩健性分析通過 Tempus ECO Option 實現修復流程的自動化，并通過優化 Victim 及 Aggressor 信號路徑解決壓降問題。值得注意的是，該分析可以識別傳統 IR 壓降簽核方法容易忽略的時序違例，防止可能導致高昂成本硅片失效的發生。最大 IR 壓降設計裕度的降低也可以幫助實現更優的 PPA 目標。

時序穩健性

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時序穩健性分析是 Tempus DRA 套件的第三項分析能力。這項強大的能力可以通過對硅片性能的統計學測量而達到時序的準確性，在符合 Sigma 可靠性要求的同時顯著提高設計 PPA。其用戶友好的界面可以加速設計局部更改（ECO）流程，提供相較于傳統 SPICE 蒙特卡洛分析更直截了當的方法。

硅預測

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硅預測是 Tempus DRA 套件的第四項分析能力，專注于硅片特性的持續調優，可以對硅片的設備模型、庫和目標設備模型提供快速反饋，幫助設計工程師對設計進行快速調整。硅預測支持包括 PBA（物理設計、構建和分析），GBA（全局構建與分析）等設計的各個階段，并在 Tempus 時序解決方案、Tempus ECO Option 和 Innovus 設計實現系統中可用。

設計工程師可以用硅預測功能建立模型與硬件的相關性，獲得理想的硅片性能，并在 Tempus 時序和 Liberate 表征化流程期間實現精準的統計學建模，在硅前靜態時序分析（STA）簽核時識別離散參數。該分析能力可以賦能設計團隊，助其達成確鑿的收斂和優化，利用硅預測預判延遲，并提高 PPA 和良率。

電壓閾值偏斜穩健性

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電壓閾值（VT）偏斜穩健性是 Tempus DRA 套件的第五項分析能力，用于應對目前 STA 方法固有的時序悲觀。Tempus DRA 套件幫助工程師更靈敏的分析 TT（溫度和電壓）corners，為每個 VT 類型執行快速降額以將延遲優化至慢 corners 和快 corners（SSG 和 FFG）。設計師可以將庫與 VT 類型捆綁，為每個 VT 類型定義慢和快降額。Tempus DRA 套件可以執行優化排列，并根據 VT 類型的啟動和捕捉路徑找出最差的松弛變量。

Tempus DRA 套件是一套高級分析能力的完整合集，致力于增強設計層穩健性，對比傳統方法實現更卓越的 PPA 提升。得益于其對老化穩健性、電壓穩健性、時序穩健性、硅預測和 VT 偏斜穩健性的專注，該套件可以助力設計團隊在快速迭代的技術環境下創建更高效、可靠、具有競爭力的半導體解決方案。這是實現新一代半導體設計的關鍵一步。

Tempus DRA 套件是廣泛 Cadence 數字與簽核工作流程的組成部分，支持 Cadence 智能系統設計戰略，助理實現卓越的片上系統（SoC）設計。

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