前幾天看到有人討論如何實(shí)現(xiàn)分頻時鐘÷2,÷4,÷8,÷16之間的切換。
其實(shí)這個分頻時鐘切換很簡單,根本不需要額外的切換電路。一個共用的計(jì)數(shù)器,加一點(diǎn)控制邏輯,就可以了,而且可以實(shí)現(xiàn)2到16任意整數(shù)分頻率之間的無縫切換。
RTL示意如下。這里的關(guān)鍵是要等當(dāng)前周期跑到最后才切換到新的分頻率。這樣才能保障輸出總是一個完整的周期,不會出現(xiàn)不規(guī)則的周期。
這里沒有加奇數(shù)分頻占空比調(diào)整。如果希望奇數(shù)分頻后占空比是50-50,要再加一個negedge DFF,再加一個OR,很簡單的,就不贅述了。
Divide 16 to divide 8
Divide 8 to divide 4
Divide 4 to divide 2
Divide 2 to divide 8
Divide 8 to divide 16
Divide 16 to divide 7
審核編輯:黃飛
-
計(jì)數(shù)器
+關(guān)注
關(guān)注
32文章
2278瀏覽量
95421 -
時鐘設(shè)計(jì)
+關(guān)注
關(guān)注
0文章
27瀏覽量
10950 -
控制邏輯
+關(guān)注
關(guān)注
0文章
14瀏覽量
2392
發(fā)布評論請先 登錄
相關(guān)推薦
多時鐘設(shè)計(jì)中時鐘切換電路設(shè)計(jì)案例

SPARTAN 3E上的時鐘分頻怎么實(shí)現(xiàn)?
時鐘切換模式是如何工作的?
基于FPGA的高頻時鐘的分頻和分配設(shè)計(jì)

用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
如何理解STM32系統(tǒng)時鐘和分頻

探討時鐘切換電路的實(shí)現(xiàn)
verilog的時鐘分頻與時鐘使能
時鐘切換電路設(shè)計(jì)方案

評論