作者：洪志斌博士?日月光研發(fā)中心副總經(jīng)理

在半導(dǎo)體前段制程微縮日趨減緩后，異質(zhì)整合先進(jìn)封裝技術(shù)已然成為另一個(gè)實(shí)現(xiàn)功能整合與元件尺寸微縮的重要技術(shù)發(fā)展潮流。伴隨著人工智能物聯(lián)網(wǎng) (AI-centric IoT)、5G通信、高性能計(jì)算(HPC)和智能汽車等主要半導(dǎo)體應(yīng)用不斷發(fā)展，新興應(yīng)用場(chǎng)域 (如生成式AI) 對(duì)于芯片封裝互聯(lián)線的高密度、高速和低延遲需求與日俱增，推動(dòng)異質(zhì)整合先進(jìn)封裝技術(shù)的需求不斷增長(zhǎng)與突破。通過(guò)先進(jìn)封裝技術(shù)實(shí)現(xiàn)異質(zhì)整合，可在單一封裝內(nèi)實(shí)現(xiàn)不同設(shè)計(jì)和制程節(jié)點(diǎn)的小芯片 (Chiplets) 整合，讓企業(yè)能依照需求選擇不同單價(jià)的制程，例如運(yùn)算芯片采用3納米、射頻芯片用7納米，又或者快速產(chǎn)出特定功能的超級(jí)芯片，兼顧成本效益。除了追求更高的互聯(lián)密度外，異質(zhì)整合還有一個(gè)重點(diǎn)，亦即把實(shí)現(xiàn)整個(gè)系統(tǒng)所需的各種元件 (如邏輯芯片、傳感器、記憶體等) 都整合在單一封裝，使得能耗、效能獲得改善和大幅縮小體積。

推動(dòng)AI高性能計(jì)算的先進(jìn)封裝解決方案

目前用于AI云端計(jì)算處理器的高密度先進(jìn)封裝，其尺寸至少都是55mm x 55mm以上，其封裝基板上的布線層一般至少是5-2-5 (上面5層、中間2層、下面5層)，甚至可多達(dá)11-2-11。其封裝型態(tài)一般是使用扇出型技術(shù)加上silicon bridge，也可以是2.5D封裝，以硅中介層 (Si Interposer) 作為小芯片的整合平臺(tái)。業(yè)界的目標(biāo)都是在同樣的空間中，獲得更多算力。

日月光提供的高密度封裝的解決方案：包含覆晶球格數(shù)組封裝 (FCBGA)、Fan Out Chip-on-Substrate (FOCoS)、FOCoS-Bridge以及2.5D封裝等三大類。FCBGA芯片間封裝互聯(lián)線的整合是透過(guò)BGA基板達(dá)成，其最小L/S (線寬/線距) 一般僅能達(dá)到10μm/10μm。目前很熱門、供不應(yīng)求的CoWoS (Chip on Wafer onSubstrate) 是一種2.5D封裝技術(shù)，以硅中介層(Si Interposer) 上的重布線層 (RDL) 連接整合小芯片，可以將L/S大幅微縮到0.5μm/0.5μm。由于硅中介層需要承載所有的芯片 (以相肩比鄰的方式排列)，因此面積越來(lái)越大，使得每片12吋晶圓能切割出的硅中介層芯片越來(lái)越少 (一般少于五十顆)，導(dǎo)致2.5D封裝的制造成本也隨之大幅上升。但是并非所有應(yīng)用皆需要0.5μm/0.5μm的L/S，因此日月光發(fā)展FOCoS (Fan Out Chip-on-Substrate)，利用扇出型技術(shù)的RDL來(lái)整合不同小芯片，其L/S可以達(dá)到2μm/2μm，其優(yōu)勢(shì)是以相對(duì)較低的制造成本，提供市場(chǎng)不同的解決方案。此外ASE的FOCoS-Bridge技術(shù)利用高密度連接線硅橋 (silicon bridge)，L/S可以達(dá)到0.5μm/0.5μm，在需要高速傳輸?shù)膮^(qū)域連接不同芯片 (例如邏輯芯片和記憶體)，而在其它區(qū)域以Fan-Out RDL整合，因此在L/S設(shè)計(jì)上可以兼具0.5μm/0.5μm + 2μm/2μm的彈性，同時(shí)達(dá)成封裝密度以及帶寬的大幅提升。

高性能芯片/封裝/系統(tǒng)共同設(shè)計(jì)(Co-Design)

要達(dá)成前述的帶寬大幅提升，需要由芯片、封裝一直到整個(gè)系統(tǒng)都要一起考慮，以實(shí)現(xiàn)整個(gè)系統(tǒng)而不僅是個(gè)別元件的Holistic Design最優(yōu)化。利用電子設(shè)計(jì)自動(dòng)化 (EDA) 作設(shè)計(jì)最優(yōu)化的時(shí)候，需要考慮訊號(hào)在整個(gè)傳輸路徑上會(huì)有多少改變，例如需考慮Cu pillar, RDL fine line, TSV, μbump等，最后利用眼圖(eye diagram) 分析 SerDes electrical performance。針對(duì)高速訊號(hào)差動(dòng)對(duì)線 (differential pairs) 設(shè)計(jì)的時(shí)候，需要降低反射損耗 (returnloss) 及插入損耗 (insertion loss)，尤其是在工作的頻段。日月光的優(yōu)勢(shì)在于我們能夠做到由芯片、封裝到整個(gè)系統(tǒng)，從頭到尾的完整設(shè)計(jì)。

如何節(jié)省Power達(dá)到更大的每瓦算力

目前業(yè)界都在思考一件事情，本來(lái)放在系統(tǒng)上的Power組件，能不能放在離Package或Processor芯片越近越好；甚至重新思考設(shè)計(jì)供電架構(gòu)，例如直接由芯片背面供電 (Chip Backside Power Delivery)。

供電網(wǎng)絡(luò)(PDN)電源完整性設(shè)計(jì)

電容放對(duì)位置可以有效增進(jìn)電源完整性 (Power integrity)，降低電源噪聲 (Power Noise)，雖然理論上電容離芯片越近越好，但是需要考慮電容的尺寸以及制程，讓整體最便宜，效果最好。常見(jiàn)的SMT電容都是蠻大一顆，但現(xiàn)在已經(jīng)有芯片層級(jí)的硅電容 (Si-Cap)，也都可以提供不錯(cuò)的電容值。

UCIe (Universal Chiplet Interconnect Express) 產(chǎn)業(yè)聯(lián)盟

傳統(tǒng)進(jìn)行系統(tǒng)設(shè)計(jì)的時(shí)候，在芯片端、系統(tǒng)板 (System Board)上，可以看到許多標(biāo)準(zhǔn)通信協(xié)議 (例如Memory Bus、Interconnection interface Protocol)，封裝雖也有一些協(xié)議，但是大家沒(méi)意識(shí)到這么重要。直到最近2.5D、FOCoS封裝技術(shù)在針對(duì)小芯片設(shè)計(jì)所面臨的挑戰(zhàn)中，業(yè)界發(fā)現(xiàn)需要有一個(gè)共通的Universal Interface；2022年3月Intel邀請(qǐng)半導(dǎo)體產(chǎn)業(yè)鏈上下游廠商共組UCIe產(chǎn)業(yè)聯(lián)盟，將小芯片數(shù)據(jù)傳輸架構(gòu)標(biāo)準(zhǔn)化，以降低先進(jìn)封裝設(shè)計(jì)成本。日月光很榮幸成為創(chuàng)始會(huì)員 (Promoter member)，我們擁有最多的先進(jìn)封裝型態(tài)，把這些封裝設(shè)計(jì)規(guī)范融合進(jìn)來(lái)后，可以連結(jié)晶圓代工廠的解決方案，以及系統(tǒng)原始設(shè)備制造商 (OEM) 及云端服務(wù)提供商的系統(tǒng)需求；需求整合后，新的UCIe PackageStandard就可以布建出來(lái)，協(xié)助各種不同先進(jìn)封裝技術(shù)架構(gòu) (如2.5D、3D、FOCoS、Fan-out、EMIB、CoWoS等)，在未來(lái)高階運(yùn)算半導(dǎo)體封裝，實(shí)現(xiàn)無(wú)處不在的小芯片異質(zhì)整合互連。這也表示臺(tái)灣開(kāi)始可以在標(biāo)準(zhǔn)的制定方面扮演角色，為業(yè)界提供整合的解決方案。

異質(zhì)整合的概念已經(jīng)發(fā)展多年，不只可以用在異質(zhì)小芯片間的整合，也可以把其他非芯片的主/被動(dòng)元件，甚至連接器都整合在單一封裝體內(nèi)。要做到這點(diǎn)，不只需要封裝技術(shù)，更需要設(shè)計(jì)跟測(cè)試的配合。日月光可以提供從設(shè)計(jì)、封裝到測(cè)試的一條龍服務(wù)方案，協(xié)助客戶減少芯片設(shè)計(jì)時(shí)程并加快產(chǎn)品開(kāi)發(fā)速度。

審核編輯：湯梓紅