圖像降噪處理主要分為2D（空域）與3D降噪（時(shí)域/多幀），而2D降噪由于相關(guān)的實(shí)現(xiàn)算法豐富，效果各異，初學(xué)入門有著豐富的研究價(jià)值。理解2D降噪算法的流程，也對其他的增強(qiáng)算法有很大的幫助，因此本文將再啰嗦一次，詳解從均值濾波到非局部均值濾波算法的原理及實(shí)現(xiàn)方式。

細(xì)數(shù)主要的2D降噪算法，如下圖所示，從最基本的均值濾波到相對最好的BM3D降噪，本文將盡量用最同屬的語言，詳解這些算法的實(shí)現(xiàn)流程，并給予一定的FPGA加速實(shí)現(xiàn)的實(shí)現(xiàn)思路。其中BM3D由于篇幅較大，后面再補(bǔ)上。

1.1.均值/中值濾波

首先所有濾波算法都是通過當(dāng)前像素周邊的像素，以一定的權(quán)重來計(jì)算濾波的像素值。因此主要涉及兩個(gè)變量：窗口的大小，以及窗口內(nèi)像素的權(quán)重。以最簡單的均值濾波/中值濾波，3*3窗口為例，計(jì)算及優(yōu)缺點(diǎn)如下：

對于FPGA的硬件加速實(shí)現(xiàn)，過程還好，唯一頭疼的就是涉及了除法，由于除法計(jì)算時(shí)鐘周期長且耗費(fèi)LE，我們需要升級改造下，因此優(yōu)化公式如下（sum為9個(gè)像素累加的結(jié)果），將除法巧妙變成乘法：

因此實(shí)現(xiàn)的流程如下

1）sum1=P0+P1+P2; sum1=P3+P4+P5; sum3=P6+P7+P8，即先求每行3像素累加

2）sum=sum1+sum2+sum3，即求三行9像素累加

3）sum*144，取結(jié)果的[17:10]，即為均值濾波的結(jié)果。

4）以上過程流水線，最終每個(gè)clk輸出一個(gè)計(jì)算結(jié)果。

備注：這里1024/9取了floor，這樣保證不會(huì)溢出。

對于中值濾波而言，本身計(jì)算并不復(fù)雜，就看怎么取巧最快得到中間數(shù)，網(wǎng)上流傳了一個(gè)三步法，即如下圖所示，

那么FPGA硬件加速實(shí)現(xiàn)，流程如下：

1）計(jì)算每行3個(gè)像素的最大中、中值、最小值

2）計(jì)算三個(gè)最大值的最小值，中間值的中間值，以及最小值的最大值。

3）對上述三個(gè)值求得中間值。

4）以上過程流水線，最終每個(gè)clk輸出一個(gè)計(jì)算結(jié)果。

中值濾波計(jì)算相對均值濾波稍微復(fù)雜一點(diǎn)，但是好處是只用了比較器，沒用乘法器，比均值濾波更省資源。

對于椒鹽圖像的均值濾波、中值濾波計(jì)算效果對比，如下所示，分別為椒鹽圖像、均值濾波、中值濾波結(jié)果。

1.2.高斯濾波

1）

前面講的均值/中值濾波，對于窗口內(nèi)每個(gè)像素的權(quán)重都是一樣的，噪聲在圖像當(dāng)中常表現(xiàn)為一引起較強(qiáng)視覺效果的孤立像素點(diǎn)或像素塊，那么他必然不是平均分布。

正態(tài)分布是最重要的一種概率分布，相關(guān)概念上是由德國的數(shù)學(xué)家和天文學(xué)家Moivre與1733年首次提出的，但由于德國數(shù)學(xué)家Gauss率先將其用于天文學(xué)研究，因此也叫做高斯分布。在正態(tài)分布里，人為中間狀態(tài)是常態(tài)，過高和過低都屬于少數(shù)，因此正態(tài)分布具有相當(dāng)?shù)钠毡樾裕湫偷谋热缟摺勖⒀獕骸⒊煽儭y量誤差等都遵從正太分布。

因此以概率論及中心極限定理（https://wiki.mbalib.com/wiki/中心極限定律）猜想，大部分噪聲應(yīng)該也符合正態(tài)分布/高斯分布（高斯白噪聲），所以也就有了高斯濾波，及根據(jù)正態(tài)分布進(jìn)行權(quán)重計(jì)算的濾波方法。上圖曲線是高斯分布的一維函數(shù)，而圖像應(yīng)該是二維的，圖解如下二維高斯分布：

既然已經(jīng)得到二維高斯分布函數(shù)，那么根據(jù)窗口到目標(biāo)像素的距離，就可以是計(jì)算出周邊像素的權(quán)重——高斯模板。均值濾波每個(gè)像素的權(quán)重都是1/9，再通過卷積后計(jì)算得到結(jié)構(gòu)，而高斯濾波就是根據(jù)正態(tài)分布，去計(jì)算當(dāng)前像素相對距離的權(quán)重值，假定σ=1.5（σ就是濾波的強(qiáng)度），3*3的高斯模板計(jì)算計(jì)算過程如下：

但是這還不夠，畢竟我們的目標(biāo)是直接上FPGA，那必須頂定點(diǎn)化，因此假設(shè)擴(kuò)大1024倍，則3*3的高斯模板定點(diǎn)化如下：

對于33或者55，選定的σ，高斯模板那么，現(xiàn)在計(jì)算就簡單了，卷積后再縮小1024倍即可，采用FPGA計(jì)算，過程如下：

1）計(jì)算9個(gè)像素的對應(yīng)卷積參數(shù)的乘法

2）9累加9個(gè)乘法結(jié)果

3）右移10bit或取結(jié)果的[17:10]，即為高斯濾波的結(jié)果。

4）以上過程流水線，最終每個(gè)clk輸出一個(gè)計(jì)算結(jié)果。

備注：當(dāng)然實(shí)現(xiàn)還可優(yōu)化，比如只用3個(gè)乘法器，算一行累加一行，也就4個(gè)時(shí)鐘算完。

最后，暫且盜用別人針對不同σ的3*3高斯濾波效果圖，如下（σ越大越模糊）：

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