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過去，仿真的基礎是行為和具有基本結構的模型。這些模型使用的公式我們在學校都學過，它們主要適用于簡單集成電路技術中使用的器件。但是，當涉及到功率器件時，這些簡單的模型通常無法預測與為優化器件所做的改變相關的現象。當今大多數功率器件不是橫向結構，而是垂直結構，它們使用多個摻雜層來處理大電場。柵極從平面型變為溝槽型，引入了更復雜的結構，如超級結，并極大地改變了MOSFET的行為。基本Spice模型中提供的簡單器件結構沒有考慮所有這些非線性因素。

現在，通過引入物理和可擴展建模技術，安森美(onsemi)使仿真精度進一步提升到更高的水平，本文將主要介紹物理和可擴展仿真模型功能的相關內容。

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這種基于物理公式、工藝參數和布局參數的建模技術考慮了我們的產品為現代功率開關器件所引入的所有非線性。物理公式可以捕獲現代功率器件在所有不同區域中的溫度依賴性和傳播效應。針對專用技術（SiC MOSFET M3和IGBT FS4等）創建了一個核心模型——通過布局參數設置芯片尺寸，以獲取特定的器件。

物理和可擴展仿真模型所包含的值遠不止通過數據手冊參數或在幾乎理想的測量環境中獲得的數據手冊值。該模型可在規格限值內仿真所有條件下的所有值。在物理和可擴展仿真模型中還可以捕獲數據手冊中未提供的參數或曲線——可通過仿真獲取。大多數時候，只需運行一個簡單的仿真原理圖。

為舉例說明物理和可擴展模型的強大功能，我們將比較通過仿真兩個超級結 MOSFET 模型（一個行為模型和一個物理和可擴展模型）獲得的輸出電容結果。這兩個超級結MOSFET性能相近（650V，導通電阻約為18mΩ）。首先，我們將仿真結果與測量數據疊加。

圖1. 行為模型輸出電容仿真結果

在上圖和下圖（分別為圖1和圖2）中，彩色曲線是通過仿真獲得的，而疊加的黑色曲線是基于器件規格的曲線。圖1來自競爭對手的模型，因為所有安森美超級結MOSFET模型都不是行為模型，而是物理和可擴展模型。行為模型無法捕捉到輸出電容近10³的下降，這是所有超級結MOSFET固有的特性。

圖2. 物理和可擴展模型輸出電容仿真結果

接下來，為了比較用于獲得圖 1 和圖 2 的相同硅超級結 MOSFET 模型，我們這次使用相同的對數刻度繪制了輸出電容（或COSS）。該刻度放大了差異，但有助于我們讀取兩種器件在最小阻斷電壓下的最大電容值和最大阻斷電壓下的最小電容值的仿真結果，如圖 3 所示。

圖3. 行為模型與物理和可擴展性模型的輸出電容仿真結果比較

假設我們想要使用半橋或全橋結構來仿真軟轉換或零電壓開關應用。在轉換期間，我們認為電感電流恒定，這意味著電感足夠大。

圖4. 行為模型與物理和可擴展性模型的輸出電容仿真結果比較

我們試圖獲得幾乎相同的轉換時間（圖4）。由于低電壓下電容值具有十倍數差異（參見圖3），因此為輸出電容充電和獲得軟轉換所需的電流值也有十倍數差異。

如圖2所示，安森美物理和可擴展仿真模型給出的輸出電容值（或COSS）是準確且真實的。這意味著使用圖4中的安森美物理和可擴展仿真模型仿真得到軟轉換所需的電流也是有效的。

使用行為仿真模型，您會將諧振轉換所需的能量低估 10 倍——該誤差或錯誤可能導致需要全部重新設計應用的諧振回路和系統。

現在，您可以使用安森美物理和可擴展仿真模型，以出色的精度仿真零電壓開關轉換。您將獲得轉換所需的實際能量，因為仿真模型捕獲了C_OSS在超過10³倍變化率范圍的所有電容非線性。

物理和可擴展仿真模型功能

使用SIMetrix獲取內部節點電壓

鍵合和封裝位于芯片和電、熱接觸點之間。組裝通過寄生串聯電感和電阻或電阻抗和熱阻抗影響芯片性能。封裝引腳加上鍵合和金屬掩模可增加高達10mΩ的串聯電阻。

為了量化這些影響，可以訪問三引腳MOSFET的內部節點，如柵極、漏極和源極（參見圖5）。

圖5. 內部節點與外部節點

在極高速開關中，柵極是硬開關和軟開關中最關鍵的信號。掌握MOSFET何時真正導通和關斷非常有必要。例如，它可以幫助設計人員在半橋結構中設置高壓側和低壓側開關之間的延遲。

要訪問內部節點，請查找器件和可用引腳名稱。引腳標記末尾帶有“i”，表示“內部”。

在SIMetrix中，只需在仿真選項控制面板中選擇此功能，即可獲得內部節點電壓。然后，名稱看上去類似“Qndi”（例如）為內部漏極節點電壓。它直接是芯片級的電壓。我們現在可以測量施加到芯片上的實際漏極-源極電壓，不存在任何可能增加或減少振鈴的寄生效應。

我們采用由SiC MOSFET NTHL015N065SC1構成的一個半橋架構，改變外部柵極電阻，并比較芯片級和封裝級之間的漏極-源極電壓差。該器件采用TO247三引腳封裝。

在下圖中，我們可以比較導通和關斷時的漏極-源極波形。導通時，振鈴較低，而關斷時則相反（見圖6和圖7）。

淺色曲線是芯片漏極-芯片源極電壓，深色曲線是封裝漏極-封裝源極引腳電壓。

圖6. 導通時內部和外部漏極-源極電壓的差異

圖7. 關斷時內部和外部漏極-源極電壓的差異

如前所述，獲取實際的芯片柵極信號有助于提供相關信息。我們采用一個由 SiC MOSFET NTH4L015N065SC1 構成的半橋架構，改變外部柵極電阻，并比較芯片級和封裝級之間的柵極-源極電壓差（參見圖8和9）。

圖8. 內部和外部柵極-源極電壓的差異及其與外部柵極電阻的函數關系

淺色曲線是芯片柵極電壓，而深色曲線是封裝柵極引腳電壓。

我們來逐步查看當柵極電阻改變時會發生什么。當電阻大于10Ω時，外部和內部柵極電壓幾乎同時超出閾值（即，對于安森美SiC MOSFET為2V）。存在一個10ns以內的延遲。

當電阻小于等于5Ω時，我們可以看到，在關斷期間，只有外部柵極電壓會出現電壓尖峰和越來越多的振蕩，而內部柵極電壓相對平滑。

當電阻為5Ω或2Ω時，在閾值交叉處可以明顯看到兩個電壓（外部和內部）之間存在相當大的延遲（約為40ns）。

對于5Ω，外部電壓給出的關斷時間約為80ns，而內部關斷時間約為120ns，因此延長了50%。對于2Ω，情況則更糟。外部電壓給出的關斷時間約為40ns，而內部關斷時間為80ns，因此關斷時間延長了100%。

具體取決于外部和內部柵極阻抗之比。在上述圖8示例中，內部柵極阻抗略低于1Ω。

在圖9中，我們通過改變芯片設計和柵極流道，將內部柵極阻抗提高到接近5Ω，但是對于相同的封裝，我們通常會看到一個更長的關斷時間，與預期相同。同時，柵極網絡的阻尼更大，外部柵極節點電壓上的振鈴更少。

圖9. 提高內部柵極阻抗時，內部和外部柵極-源極電壓的差異

圖9顯示當外部柵極電阻低于10Ω時，內部和外部柵極電壓之間的延遲較長。一些制造商使用高內部柵極阻抗來降低最大漏極-源極dV/dt和EMI成分，并限制由柵極氧化物應力導致的故障。

然而，依賴外部柵極電壓波形來設置半橋或全橋架構中的開關之間的延遲時，也會增加擊穿的風險。

圖10. 柵極-源極電壓延遲

當外部電阻低于10Ω時，閾值交叉時間存在很大差異，如圖10所示。甚至內部柵極和外部柵極信號的過零和關斷閾值交叉也會發生在不同的時間。在半橋架構的情況下，MOSFET開關相位不同或采用架構，我們可以測量到外部柵極上得關斷延遲要比實際關斷時間低得多。因此，會導致另一側的MOSFET過早打開，并造成嚴重擊穿。

同樣，獲取內部芯片電壓對于設置適當的延遲以避免高壓側和低壓側之間的交叉導通非常有幫助。

使用邊界模型

在線提供的模型使用工廠標稱值生成和校準。它們給出了典型的數據手冊值。

但是，在現實中，由于制造中的工藝差異，參數值遵循高斯分布。

對于特定技術，可以創建具有最小值和最大值的模型。然后，我們可以研究不同器件的并聯，或者查看器件隨極端情況數值變化的反應。

為了說明該性能，我們采用一個由三個并聯工作的 SiC MOSFET 組成的高壓降壓級電路（參見圖 11）。

圖11. 邊界模型降壓級

圖12. SiC MOSFET 邊界模型的降壓級波形

圖12中的結果顯示SiC MOSFET中的電流非常不均衡。在導通時間內，開關或SiC MOSFET中的電流分為30A、12A和7A，電感中的平均穩態電流為50A。流過每個MOSFET的理論電流值約為17A，存在+13/-10A的誤差。因此，就電流均衡而言，QH1（最低閾值MOSFET）的誤差為+76%，QH0（平均閾值 MOSFET）的誤差為-29%，QH2（最高閾值 MOSFET）的誤差為-59%。

我們現在還可以使用圖13和圖14分析導通和關斷細節。

圖13. 導通序列局部放大

導通時，如圖13所示，在閾值電壓最低的SiC MOSFET中流動的電流要高得多。這個MOSFET承受大部分電感電流以及反向容性SiC肖特基二極管電流。此外，并非所有SiC MOSFET的導通損耗都相同。

同樣，在關斷期間，幾乎所有電流都流入閾值電壓最低的SiC MOSFET（參見圖14）。

我們還可以看到，閾值電壓最高的SiC MOSFET的電流首先開始下降，然后閾值電壓居中的SiC MOSFET的電流也開始下降。但是，在兩個SiC MOSFET完全關斷之前，三柵極網絡中的諧振會使這兩個SiC MOSFET的導通變差，因為它們的整體柵極-源極電壓會略有增加。它們在開關節點電壓負斜率期間再次導通，但僅占總電流的一小部分。

圖14. 關斷序列放大

圖15. 內部與外部柵極-源極電壓關斷序列局部放大

同樣，如果我們對內部和外部柵極-源極電壓之間的差異進行分析，將獲得圖15中的結果。可以看到在外部柵極-源極電壓中存在柵極網絡振蕩。當開關節點電壓為負斜率時，外部柵極-源極電壓也會出現明顯的尖峰。在圖14中，在71.2 μs處的共用驅動電壓上也可以看到這個尖峰。

我們可以對漏極-源極電壓與漏極電流的乘積進行積分，根據積分周期（導通、關斷和導通時間）獲得開關損耗能量或導通損耗功率。我們還可以計算同一乘積在一個開關周期內的平均值，以獲得每個SiC MOSFET的總損耗。

圖16. 每個SiC MOSFET的總功率損耗

正如預期和圖16所示，閾值電壓最低的Si CMOSFET的總損耗最大。

進一步觀察可知，最低閾值SiC MOSFET的損耗略低于100W。閾值電壓居中的器件損耗介于38W和39W之間，而最高閾值SiC MOSFET損耗則為36W至37W。

當我們使用遲滯控制或自振蕩反饋時，開關頻率不是很穩定。這會導致每個周期的一些仿真和計算誤差。仿真精度和隨機變化的仿真時間步長也會引起誤差——轉化為曲線上的某些噪聲。

圖17. 每個SiC MOSFET的導通、關斷和導通損耗能量

每個開關周期內的導通損耗（參見圖17）與每個SiC MOSFET中的導通電流保持一致。這并不令人意外。

對于導通能量，最低閾值SiC MOSFET的平均導通能量為400μJ，與其他兩個的250μJ相比，幾乎翻倍。

在閾值電壓最低的SiC MOSFET中，關斷能量要高出很多，超過550μJ。閾值電壓居中的SiC MOSFET具有120μJ的關斷能量，而閾值電壓最高的SiC MOSFET的關斷能量僅為90μJ。其中一個MOSFET與其他MOSFET的差異達到五倍。

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