柵氧化層的厚度挑戰

隨著集成電路工藝技術不斷發展，為了提高集成電路的集成度，同時提升器件的工作速度和降低它的功耗，集成電路器件的特征尺寸不斷按比例縮小，工作電壓不斷降低。為了有效抑制短溝道效應，除了源漏的結深不斷降低和溝道的摻雜濃度也不斷增加外，柵氧化層（Gate oxide）的厚度也在不斷降低，從而提高柵電極電容，達到提高柵對溝道的控制能力，同時調節閾值電壓。柵氧化層的厚度是隨著柵極長度的減小而近似線性降低的，每一代大概是前一代的0.7倍左右，從而獲得足夠的柵控能力。另外，隨著柵氧化層厚度的不斷降低，MOS管的驅動能力也會相應提高。

▲圖1. 晶體管微縮

當集成電路器件的特征尺寸進入0.18μm時，柵氧化層的厚度小于3nm，半導體業界利用氮氧化硅（SiON）代替純二氧化硅（SiO2）作為柵氧化層的介質層材料。SiON具有三方面的優點：一是SiON具有較高的介電常數，在相同等效柵電容的情況下，SiON會具有更厚的物理氧化層；二是SiON具有較高的電子絕緣特性，在相同物理厚度的情況下，利用SiON作為柵氧化層的柵極漏電流大大降低；三是SiON中的氮元素對多晶硅柵極（Poly-Si Gate）摻雜的硼離子具有較好的阻擋作用，SiON可以防止硼離子在熱退火處理的過程中擴散并穿越過柵氧化層到達襯底的溝道中影響器件的閾值電壓。

早期生長柵氧化層SiON材料主要是利用爐管預先淀積一層純二氧化硅薄膜，然后再利用原位和非原位熱處理氮化SiO2薄膜形成SiON薄膜，氮化用氣體是N2O、NO和NH3中的一種或幾種。這種工藝技術簡單，缺點是摻雜氮元素的含量太少，對硼離子的阻擋作用有限，并且SiON中的氮元素不是均勻分布在柵氧化層中，它主要分布在靠近SiO2和Si襯底的界面，造成SiO2和Si襯底之間的界面缺陷，會導致溝道的載流子散射，降低載流子的遷移率。用爐管熱處理氮化得到的SiON主要應用于特征尺寸在0.11μm及以上的工藝技術。

高k柵介質層

隨著器件尺寸不斷縮小，柵極介質層SiON的厚度會降低到2nm以下，柵極多晶硅耗盡，襯底量子效應和柵極漏電流變得越來越嚴重。而柵極漏電流對集成電路的影響尤為重要，它會嚴重影響集成電路的功耗和可靠性。選用高k材料（High-k material）代替SiON作為柵介質層，可以在相同等效柵氧化層厚度的情況下，得到物理厚度更大的柵介質層，從而改善柵極漏電流。

▲圖2.材料禁帶寬度與介電常數

長期以來，研究人員在高k材料領域進行了大量的基礎研究，發現了很多高k材料。例如從早期的Si3N4，Al2O3到后期的Ta2O5、TiO2、La2O3和HfO2等。但是這些高k材料都不能很好地與目前的工藝兼容，它們只能滿足工藝的某一方面的特定要求。

Si3N4與Si的晶格匹配得很好，Si3N4自身以及與硅襯底形成的界面具有良好的熱穩定性，并且Si3N4中氮元素的存在可以有效地阻擋p-MOS柵極硼雜質向襯底擴散，但是Si3N4會引起載流子遷移率下降且介電常數較低（均值在7左右）。它無法滿足先進CMOS工藝柵介質層厚度逐漸縮小的要求。

Al2O3的禁帶寬度為8.9eV，其熱力學穩定性非常好，結晶溫度高，并且能與Si襯底形成良好的界面，但是它的相對介電常數也較低，僅為9左右。它也無法滿足先進CMOS工藝柵介質層厚度逐漸縮小的要求。

TiO2的介電常數高達80，但是其禁帶寬度僅為3.5eV，并且結晶溫度較低，只有400℃，在后續高溫退火處理時產生結晶化，并將引起柵極漏電流顯著增大且TiO2與硅襯底及多晶硅柵極之間存在界面反應問題。所以它與硅工藝存在不兼容問題。

Ta2O3的介電常數約在25左右，但其結晶溫度只有700℃且禁帶寬度很小，Ta2O3與Si的導帶偏移量只有0.38eV，如此低的勢壘高度，載流子很容易越過勢壘形成柵極漏電流。另外，Ta2O3在Si上的熱穩定性極差，在界面處易生成SiO2/硅酸鹽，導致界面存在大量缺陷，這些缺陷電荷中心會造成載流子散射，嚴重影響了反型層中載流子的遷移率。所以它也不適用于CMOS工藝制程柵介質層。

HfO2的介電常數25左右，其禁帶寬度為5.9eV，并且HfO2與Si的導帶偏移量1.5eV，載流子不足以越過1.5eV的勢壘高度形成柵極漏電流。HfO2與Si直接接觸會顯著降低載流子遷移率，其結晶溫度低于600℃，不過可以對HfO2摻雜Si，N等可以使其結晶溫度提高到1000℃，但是對HfO2摻雜后形成的HfSiO或者HfSiON的介電常數會降低，HfSiO4的介電常數比較低，只有7~15，而HfSiON的介電常數會隨著N元素的含量變化而增大，最高可達16。對HfO2摻雜N離子可以提高結晶溫度，減小柵極漏電流，抑制硼穿通效應。對HfO2摻雜Si離子可以改善界面態，提高載流子遷移率。

通過改變工藝流程和利用金屬柵極可以使HfO2與目前的硅工藝兼容。另外，通過對柵極嵌入金屬材料也可以使HfSiON與目前的硅工藝兼容。所以目前HfO2和HfSiON是最適合用作高k柵介質層材料。

HKMG：微縮與性能的突破

隨著器件尺寸不斷縮小到45nm及以下工藝技術，柵極介質層SiON的厚度降低到2nm以下，為了改善柵極漏電流，半導體業界利用高k材料HfO2和HfSiON取代SiON作為柵氧化層。HfO2和HfSiON介質材料有兩方面的優點：一是HfO2和HfSiON介質材料具有很高的電子絕緣性；二是HfO2和HfSiON介質材料的介電常數是15~25，而SiON的介電常數在4~7之間，在相同的等效氧化層厚度（EOT）條件下，HfO2和HfSiON介質材料的物理厚度是SiON的3~6倍多，這將顯著減小柵介質層的量子隧穿效應，從而有效的改善柵極漏電流及其引起的功耗。

▲圖3.采用HKMG的效果

但是利用HfO2和HfSiON介質材料代替SiON也會引起很多問題，例如由于HfO2和HfSiON介質材料與襯底之間會形成粗糙的界面，并存在缺陷中心，缺陷中心會造成載流子散射，導致載流子遷移率降低。HfO2和HfSiON介質材料中的Hf原子會與多晶硅的硅原子發生化學反應形成Hf-Si鍵，從而形成缺陷中心，導致無法通過離子摻雜來改變多晶硅的功函數，造成費米能級釘扎效應（Femi Level Pinning Effect），該效應會造成器件的閾值電壓發生漂移，并且無法通過多晶硅柵的離子摻雜來調節器件的閾值電壓。另外，高k材料的高介電常數值得益于內部偶極子結構，但是在柵介質層下表面附件的偶極子會發生振動并傳遞到溝道的硅原子，造成晶格振動，形成載流子聲子散射，也會導致器件溝道中載流子的遷移率降低，從而降低器件的速度。

由于多晶硅柵與HfO2和HfSiON介質材料結合會產生許多問題，為了解決這些不兼容問題，半導體業界利用金屬代替多晶硅作為器件柵極（Gate electrode）材料，利用金屬柵代替多晶硅柵可以改善費米能級釘扎效應，同時金屬柵極具有極高的電子密度，可以有效解決多晶硅柵極耗盡問題。另外，在高k材料與襯底之間的界面插入一層極薄的SiON薄膜，利用SiON薄膜作為過渡層可以得到理想的SiON與Si的界面，這樣可以有效改善高k材料與襯底之間的界面，也可以改善偶極子的振動對載流子遷移率的影響。SiON薄膜是利用Si的高溫熱氧化技術形成的。利用高k材料代替常規柵氧化層SiON和金屬柵代替多晶硅柵的工藝稱為HKMG工藝技術，HK是High-k的縮寫，MG是Metal Gate的縮寫，也就是金屬柵。

雖然HKMG利用金屬柵極和高k柵介質層解決了多晶硅耗盡問題和柵極漏電問題，但是它也在硅襯底和高k柵介質層引入了SiON界面層。SiON的介電常數比較低，引入的SiON界面層物理厚度在0.6nm左右，所以SiON界面層的削弱了高k柵介質層對先進工藝中柵極電容的貢獻。由于目前在技術上沒有辦法實現移除SiON界面層，SiON界面層的問題將一直存在，未來工藝方向是僅僅只通過提高工藝技術把SiON界面層的物理厚度從0.6nm降低到0.3nm左右。另外，襯底量子化效應的問題也會一直存在，在技術上也沒辦法改善它，只能在新材料的方向上繼續努力。

文章來自：微信公眾號“ICPMS冷知識”

審核編輯：湯梓紅