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      湯谷智能發(fā)布全棧RISC-V硬件仿真加速系統(tǒng)方案

      湯谷智能 ? 來源：湯谷智能 ? 2024-01-25 10:29 ? 次閱讀

      面向高性能計算、IoT、無線接入、音頻、多媒體、消費類電子、邊緣計算等迅速擴展的RISC-V使用場景，湯谷智能發(fā)布了基于自研Logic Giant原型驗證硬件平臺的全棧RISC-V硬件仿真加速系統(tǒng)方案。

      方案可支持阿里玄鐵、香山南湖等多款常用RISC-V Core，并同時支持Verilog及Chisel等多種設計語言，配合自研TGOriPartition軟件工具，支持多核、大規(guī)模分割。支持MCU到AP多個處理器級別，流水線從2級到12級。方案支持基于RISC-V的SoC系統(tǒng)，常用外設齊全，可通過EDA工具選擇不同的RISC-V Core和外設，自動生成可直接在原型平臺運行的SoC系統(tǒng)，支持適配SoC系統(tǒng)的驅(qū)動軟件及操作系統(tǒng)運行，極大提高開發(fā)效率。

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      從客戶使用效果來看，方案可同時支持8路以上可編程獨立時鐘源,每一路都能支特全局時鐘同步，傳輸距離為1.5米時，采用LVDS 傳輸性能可大于1.6Gbps，延遲小于900ps。采用自研的互聯(lián)IP總線和電纜，超低延遲可同時運行512個RISC-V Core并保持系統(tǒng)統(tǒng)一同步運行，系統(tǒng)主頻可達到8~10MHZ以上。

      為了支持多個用戶的同時使用的場景，方案中單個機箱可支持幾十個虛擬用戶和真實5用戶同時使用，特別是真實5用戶可動態(tài)獨立使用分配到的FPGA邏輯資源，不與其他用戶從邏輯、時鐘、復位和外設等各種資源產(chǎn)生沖突。

      審核編輯：湯梓紅

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用，如有內(nèi)容侵權或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
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      原文標題：湯谷智能發(fā)布國產(chǎn)化全棧RISC-V硬件仿真加速系統(tǒng)方案

      文章出處：【微信號：湯谷智能，微信公眾號：湯谷智能】歡迎添加關注！文章轉(zhuǎn)載請注明出處。

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