近期，西安電子科技大學校士團隊劉艷教授與羅拯東副教授在超陡垂直晶體管項目上取得重大突破。科研成果以“Steep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures”為題發布于《自然?通訊》雜志。這項研究展示了一種創新性的晶體管設計，結合了電阻閾值開關和垂直晶體管兩種功能，成功實現了具有超陡亞閾值擺幅及高集成密度可能性的垂直溝道晶體管。電流開關比達到了驚人的8個數量級，且在室溫條件下的亞60mV/dec電流范圍超過了6個數量級。這樣一來，這個新型器件技術有望解決摩爾定律的瓶頸問題。

當今，集成電路生產工藝正在進入亞5納米的階段，這使得理解傳統的晶體管尺寸縮小的方法已經無法再滿足“器件-芯片”性能提升與成本控制的要求。因此，理論界和工業界都在尋找創新性的器件技術，以期望解決常規MOSFET的技術難題。企業如三星、IBM、歐洲微電子中心（IMEC）已經開始著手開發垂直輸運場效應晶體管（VTFET）技術。該技術的核心是改變電流的流動方式，即從平面轉為垂直，有可能在芯片上實現垂直構造晶體管，大大減小了器件占用面積，提升集成度。

受到這些領先單位的啟發，西安電子科技大學的研究學者嘗試使用超薄二維異質結構構建了VTFET半導體溝道，并與電阻閾值開關進行垂直整合，最終創造出了超陡垂直晶體管（TS-VTFET）。這項創新基于超薄二維半導體優異的靜電調節能力，以及電阻閾值開關對電壓變化的獨特控制能力，使得該設備呈現出很強的性能。其亞閾值擺幅可達1.52mV/dec，與常規MOSFET相比，可謂極其出色。而且該晶體管表現出驚人的性能，電流開關比高達8個數量級，6倍于60mV/dec的電流區間，漏電流更是低于10fA，這樣的性能無疑為后摩爾時代的高性能低功耗晶體管技術帶來了新的曙光。