近期，西安電子科技大學校士團隊劉艷教授與羅拯東副教授在超陡垂直晶體管項目上取得重大突破。科研成果以“Steep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures”為題發(fā)布于《自然?通訊》雜志。這項研究展示了一種創(chuàng)新性的晶體管設(shè)計，結(jié)合了電阻閾值開關(guān)和垂直晶體管兩種功能，成功實現(xiàn)了具有超陡亞閾值擺幅及高集成密度可能性的垂直溝道晶體管。電流開關(guān)比達到了驚人的8個數(shù)量級，且在室溫條件下的亞60mV/dec電流范圍超過了6個數(shù)量級。這樣一來，這個新型器件技術(shù)有望解決摩爾定律的瓶頸問題。

當今，集成電路生產(chǎn)工藝正在進入亞5納米的階段，這使得理解傳統(tǒng)的晶體管尺寸縮小的方法已經(jīng)無法再滿足“器件-芯片”性能提升與成本控制的要求。因此，理論界和工業(yè)界都在尋找創(chuàng)新性的器件技術(shù)，以期望解決常規(guī)MOSFET的技術(shù)難題。企業(yè)如三星、IBM、歐洲微電子中心（IMEC）已經(jīng)開始著手開發(fā)垂直輸運場效應(yīng)晶體管（VTFET）技術(shù)。該技術(shù)的核心是改變電流的流動方式，即從平面轉(zhuǎn)為垂直，有可能在芯片上實現(xiàn)垂直構(gòu)造晶體管，大大減小了器件占用面積，提升集成度。

受到這些領(lǐng)先單位的啟發(fā)，西安電子科技大學的研究學者嘗試使用超薄二維異質(zhì)結(jié)構(gòu)構(gòu)建了VTFET半導(dǎo)體溝道，并與電阻閾值開關(guān)進行垂直整合，最終創(chuàng)造出了超陡垂直晶體管（TS-VTFET）。這項創(chuàng)新基于超薄二維半導(dǎo)體優(yōu)異的靜電調(diào)節(jié)能力，以及電阻閾值開關(guān)對電壓變化的獨特控制能力，使得該設(shè)備呈現(xiàn)出很強的性能。其亞閾值擺幅可達1.52mV/dec，與常規(guī)MOSFET相比，可謂極其出色。而且該晶體管表現(xiàn)出驚人的性能，電流開關(guān)比高達8個數(shù)量級，6倍于60mV/dec的電流區(qū)間，漏電流更是低于10fA，這樣的性能無疑為后摩爾時代的高性能低功耗晶體管技術(shù)帶來了新的曙光。