什么是makefile？為什么需要用makefile？

正常編譯一個c文件，直接敲命令：

gcc hello.c -o hello

就行。

如果文件稍微多幾個，gcc 里面多加幾個問題也不大。

但是如果給你一個完整的項目工程，里面包含幾千甚至幾萬個文件，而且又分成不同的文件夾，再去敲命令一個一個編譯，顯然有點不現實。

細心的同學會發現，凡是這些工程項目，里面都會有個叫Makefile的文件，要么這個文件直接存在，要么可以通過某種方式生成。

Makefile就是工程管理器，里面指定了本項目的編譯規則。

先編譯哪些，再編譯哪些，要鏈接哪些庫等等。

簡單的Makefile確實挺簡單，但是復雜的Makefile也很復雜。

下面來寫個簡單的Makefile。 假設現在只有一個源文件 hello.c。

root@turbo:~# ls
hello.c
root@turbo:~#

打開Makefile，先寫目標文件，就是最終要生成的二進制，冒號后面寫上依賴文件，就是通過哪個文件可以生成目標文件。

hello:hello.c

另起一行，先敲一下tab鍵，然后寫編譯的規則，就是我們平時敲的命令。

hello:hello.c
  gcc hello.c -o hello

執行Makefile，只要敲make就行，然后就能順利編譯。

make

再把文件增加兩個。

Makefile中，目標文件不變，依賴文件以及下面編譯規則都要增加兩個文件。

這樣確實麻煩了些。

Makefile里面也有變量一說，引用變量的時候，用 $ 符號。

有了變量，下次再增加什么文件，只要往后接就行。

Target=hello
Object=hello.cprint.c show.c
$(Target):$(Object)
  gcc $(Object) -o $(Target)

不過一般依賴文件也不寫成 .c ，因為最終的可執行文件都是由匯編后的文件合成，也就是多個 .o 文件經過鏈接變成了可執行文件，所以這里一般寫成 .o 。

Target=hello
Object=hello.oprint.oshow.o
$(Target):$(Object)
  gcc $(Object) -o $(Target)

那 .o 文件又怎么來，下面可以繼續寫由 .c 生成 .o ，不過Makefile里面有隱含規則，所以這幾行可以不寫。

make的時候，過程很清晰，先從.c 變成 .o 再把 .o 合成最終的可執行文件。

root@turbo:~# make
cc    -c -o hello.o hello.c
cc    -c -o print.o print.c
cc    -c -o show.o show.c
gcc hello.o print.o show.o -o hello
root@turbo:~#

審核編輯：劉清