在大語言模型時代，急劇增長的底層算力需求和多樣化的創新應用催生了芯片行業的新機遇。往往機遇與挑戰并存，我們又該如何面對？近日，“從設計到量產，大模型算力芯片IP和IC定制技術研討會”在北京、上海、深圳成功舉辦。在此次研討會上，思爾芯副總裁陳正國發表了精彩演講。他強調：“大模型算力芯片設計往往呈現出幾個特征，多核架構設計規模更龐大，內存帶寬與內存容量需求更高、芯片功能與內部結構更復雜等等，因此對數字驗證EDA解決方案提出了更高的要求。”

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復雜多核、復雜拓撲、復雜挑戰

首先，大模型算力芯片往往包括性能強勁的CPU，還包括GPU（圖形處理單元）、NPU（神經網絡處理單元）和DPU（數據處理單元）等多核結構，功能更復雜，對安全性的要求也更高，這就對芯片設計、驗證和測試提出了更大的挑戰。例如，考慮到不同類型的處理單元如何協同工作，多個大小核的CPU架構在數據交互與系統調試方面變得更為復雜。此外，對于每種CPU類型，都需要進行嚴格的規范測試以確保其按照設計要求正確運行。因此需要幫助開發者更早發現錯誤，實現更快的覆蓋率收斂，提升芯片驗證的效率。

其次，復雜的芯片內部拓撲結構也是一項重要挑戰。隨著大模型算力芯片對高速接口和高吞吐量需求的不斷提升，設計者需構建高效的數據傳輸和通信網絡。例如，網絡芯片（NoC）架構，由于其能夠支持高速且靈活的通信網絡，并聯結多個處理和存儲單元，因而不僅需要考慮每個單元的獨立性能，更要綜合考量它們之間的通信與協同工作方式。同時，Chiplet封裝技術則要求確保芯片之間可以實現高速的互聯、寬廣的帶寬、低能耗、低延遲，同時還要保持傳輸的高可靠性、強大的路由功能以及統一的內存處理能力等關鍵指標。

大模型算力芯片呈現出的這些特征，極大地增加了系統級芯片驗證的復雜性。一方面設計規模不斷呈指數級增長，往往達到幾十乃至數百億門；另一方面，多核和異構核、軟件內容的日益增多，進一步加劇了系統驗證和測試的復雜度和耗時性。

如何加強功能驗證的覆蓋率和提高驗證效率就成了關鍵因素，它們直接影響到芯片產品的最終成功。面對“如何確保設計正確芯片”，以及“確保芯片設計正確”，思爾芯公司憑借多年的技術沉淀，已經構建了一套完善的數字芯片前端EDA解決方案，包含架構設計、軟件仿真、硬件仿真、原型驗證、調試工具等，并支持全面上云，滿足多種芯片驗證場景的技術需要。

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如何面對大模型芯片的設計挑戰？

“一個好的架構往往是芯片成功的一半。”陳正國在演講中說道。“傳統的架構設計往往依賴于經驗豐富的架構工程師的經驗和專業知識。然而，隨著芯片的復雜性和規模的增加，這種傳統方法已經無法滿足當前的需求。這就要求引入更專業、更先進的EDA工具來應對新的挑戰。“
在這方面，思爾芯的芯神匠架構設計提供了一個建模、分析、仿真和軟硬件協作的平臺，在設計之初就實現周密的架構探索。
在硬件設計方面，可以根據模型庫快速模擬不同理器內核、總線類型、存儲、仲裁機制等配置，運行仿真，直至得到理想的滿足性能和功能的指標的系統架構。在軟件設計方面，該軟件還幫助工程師評估設計質量、激勵機制、配置以及功耗對整體設計的影響，從而優化整個系統的性能和效率。在性能優化方面，支持分析總線通信量、端到端延時、系統吞吐率、最大化內存命中率等。在功耗分析方面，該軟件能夠測量并分析最大瞬時功耗和平均功耗，以及不同任務執行下的能耗情況，幫助工程師在設計階段就預見和優化能耗問題。在功能安全方面，尤其是在汽車電子應用中，這款軟件能夠提供符合ISO-26262和DO-254標準的分析結果，通過故障注入的方式，檢驗硬件失效、軟件失效、網絡失效、RTOS失效、功耗失效等狀態下的系統反應，這對于設計符合相關行業安全標準的芯片至關重要。
陳正國表示：“當我們確定了芯片系統架構后，就轉入代碼編寫、IP集成測試、系統驗證、軟件驗證等階段，思爾芯提供數字芯片驗證的重要法寶——軟件仿真（芯神馳）、硬件仿真（芯神鼎）、原型驗證系統（芯神瞳），幫助用戶加速其芯片驗證的效率。”

芯神馳軟件仿真是思爾芯打造的一款多語言混合、高性能的商用數字仿真器，并覆蓋了當前主流的設計與驗證語言標準。并采用創新架構算法，具備高效的仿真和約束求解能力，能夠應對數億門級的超大規模數字設計仿真。
思爾芯還與國微芯展開深度合作，比如：一方面聯合芯神馳仿真軟件平臺和國微芯的模擬仿真工具，通過標準VPI接口協同工作，實現了高效的數模混合仿真；另一方面與國微芯的形式驗證工具相結合，通過芯神馳仿真軟件輸出覆蓋率報告，形式驗證工具進行分析并報告出理論可達，當前測試激勵未覆蓋的部分，并自動生成測試激勵，進而提升總體的驗證覆蓋率。
陳正國還介紹到，為應對芯片設計中算力需求不均衡的問題，思爾芯還與騰訊云合作，將軟件仿真工具部署至云端，不僅提升了仿真并行運行效率，縮短了測試周期，還解決算力需求的波動性的問題。
雖然軟件仿真能夠高效地模擬和分析設計的邏輯和功能，但它通常無法完全捕捉到硬件在實際物理環境中的細微差異和潛在問題，這就需要用到硬件仿真。
陳正國介紹到，思爾芯的芯神鼎硬件仿真是我們自主研發的一款全自動、全可視的企業級硬件仿真系統，憑借多項自主知識產權的核心技術，提供了針對超大規模集成電路驗證的高效解決方案。芯神鼎提供了便捷易用的軟件系統，集成編譯、運行、調試的完整流程。用戶可依賴它輕松遷移和部署設計，享受 AI 驅動的全自動編譯、MHz 級仿真加速、強大的調試功能、多種仿真驗證模式和豐富的 VIP 庫，全面滿足當前汽車電子、AI、5G、HPC 等熱門應用的芯片設計驗證需求。
原型驗證對于芯片設計驗證同樣重要。思爾芯的芯神瞳原型驗證憑借20年的技術積累，已成為市場上公認的高性能、易擴展、成熟可靠的產品。客戶端已成功部署60億門系統，7*24無故障運行一年多。通過思爾芯提供完整的EDA解決方案，如自動設計編譯與分割軟件、遠程控制與管理工具、多FPGA并行調試軟件，以及豐富的外設接口子卡、內存模型、降速橋方案等，提升驗證效率，縮短芯片的驗證周期。
在自動化和高性能方面，芯神瞳的優勢尤為突出。它的全自動編譯流程可以一鍵處理從RTL代碼直至Bitstream生成的流程，支持多種時分復用技術、總線切割技術等，大大提升了原型驗證效率。系統級STA工具提供了完整的系統延時報告，包括用戶設計、TDM IP、板級走線、互連線纜等延時模型，加速用戶的性能迭代與優化。

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精準芯策略加速大模型芯片開發

思爾芯作為國內首家數字EDA供應商，面向大模型芯片開發已提供高效的技術方案和戰略布局。圍繞精準芯策略（Precision Chip Strategy, PCS），通過異構驗證方法，以及并行驅動、左移周期方法，確保芯片設計正確，確保設計正確芯片。這不僅是為了應對設計錯誤帶來的高昂成本和錯失市場機會的風險，更是為了滿足大模型芯片開發中不斷變化的市場需求和技術挑戰。
芯片開發一直以來都在強調設計的準確性，流片失敗不僅會導致高額的成本損失，還可能使企業錯過重要的市場窗口。觀察整個芯片開發流程中，每個階段的設計和驗證需求是各不相同的。為了確保每一步都設計準確，就需要充分的仿真和驗證。為此，思爾芯的異構驗證方法整合了架構設計（芯神匠）、軟件仿真（芯神馳）、硬件仿真（芯神鼎）以及原型驗證（芯神瞳）等多種先進仿真與驗證技術，針對不同階段采用相應的設計與驗證策略。并通過使用通用數字電路調試軟件（芯神覺）和豐富的外置應用庫/降速橋/VIP，建立統一的設計、驗證與調試環境。從而在短時間內高效實現“確保芯片設計正確”的目標。在傳統的工作流程中，許多關鍵環節，如軟件開發和系統認證，只能在流片回來上板后才能進行。然而，隨著大模型芯片開發的快速演進，若是流片后才發現早期的規格或架構錯誤，或是并不符合市場需求，就會導致巨大的損失。思爾芯通過“并行周期，左移周期”方法改變了這一點，即在設計初期就開始并行工作流程。使用思爾芯的芯神匠架構設計軟件，團隊能在設計初期就進行高效規劃和架構設計。隨后，通過芯神瞳原型驗證與芯神匠架構設計的協同建模，可以提前進行軟件開發和客戶演示，甚至提前完成各種認證。這種方法大大縮短了開發時間，同時實現了設計和驗證過程的時間提前，即“左移”，從而又快又好地實現“確保設計正確芯片”。通過這些設計方法和工具，思爾芯幫助客戶大大加速大模型芯片的設計過程，確保設計正確芯片，確保芯片設計正確，在激烈的芯片市場中獲得競爭優勢。