1.軟件安裝教程
step1:安裝Python,注意勾選“Add Python 3.7 to PATH” (2022版本及以后直接跳過該步驟)
注意:從2021.1就不需要單獨安裝python了,軟件安裝時會自己安裝python3.8,也不需要下載。
step2:安裝efinity。該步驟比較簡單,一路選擇Next,或者勾選同意。
stpe3:安裝補丁。如果所選擇的版本有補丁則安裝補丁,如果沒有則不必。
如果需要安裝補丁,則打開補丁文件夾,運行里面的run.bat文件。
輸入y,按任意鍵退出。
如果安裝失敗,可能是軟件沒有關閉或者軟件沒有安裝在默認路徑下。打開run.bat文件,里面的路徑默認是
set DEFAULT_EFINITY_PATH=C:Efinity2022.2。
修改成自己的Efinity軟件安裝路徑即可。
stpe4:安裝下載器驅動。注意該步驟要插入下載器才可以檢測到相應的下載器信息。
(1)打開zadig,
(2)選擇Options中list all devices,
(3)勾掉Options中Ignore Hubs or Composite parents
(4)選擇相應驅動;
(5)Driver中選擇libusbk替換現有驅動;
另外也可以通過YLS_DL驅動直接安裝。這種方式更簡單,也是推薦的方式。請參考下載器安裝。
注意:zadig的版本使用2.8或者以后的版本,舊的2.5版本會存在更換下載器的USB口需要重新安裝驅動的情況。
step5:安裝gtkwave
gtkwave的作用是用于在線調試。把gtkwave解壓到efinty安裝路徑下,然后添加環境變量,在變量path中添加gtkwave所在路徑,如“C:Efinitygtkwave64bin”保存即可以。
注意:在安裝完成Efinity之后,有些電腦在使用軟件時可能存在各種問題。請務必按照Efinity Software InstallationUser Guide中的指導安裝一些庫文件。只要按照下面的要求去安裝可以解決大部分問題。
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2、常見問題總結
(1)The installer has encountered an unexpected error installing this package . This may indicate a problem with this package. The error code is 2503
Python安裝過程報錯The error code is 2503的解決方案_谷哥的小弟的博客-CSDN博客
網上有一篇 Python安裝過程報錯The error code is 2503的解決方案 ,原文鏈接如下:
原文鏈接:https://blog.csdn.net/lfdfhl/article/details/105639792
(2)zadig安裝失敗
Zadig提示:system policy has been modified to reject unsigned drivers
以管理員身份運行zadig
說明:可能與別的驅動有沖突。
也可能是系統問題。
(3)軟件打開時指示IPC 沒有連接
安裝VC_redist.x64。相應的安裝文件可以找FAE或者按照Efinity Software Installation User Guide中提供的鏈接自行下載。
(4)Efinity軟件打不開
可能是安裝了自己的字體。
說明(1)完整軟件安裝過程;
(2)補充軟件安裝可能存在的問題。
(5)Efinity單獨安裝programmer報錯
報錯如下:
Error: could not find USB backend,cannot perfom any USB operations。
最近老是碰到客戶單獨安裝programmer會報錯的現象。經過AE提示發現,在efinity-installation.pdf安裝文檔中也有說明:單獨安裝programmer時是要安裝x86和x64的Microsoft Visual C++。
Efinity入門使用教程
1、 軟件預設置 2、新建工程 3、添加源文件 4、添加管腳約束 5、添加GPIO 6、PLL設置 7、添加debug 8、下載 9、仿真 軟件預設置。
選項 | 說明 |
Usereditor | 一般軟件自帶的編輯器功能有限,而外部編輯器功能要強大很多。所以建議大家使用外部編輯器。在User editor中輸入編輯器的路徑。 |
Use user editor as default editor for all files。 | 如果希望每次點擊文件時是通過外部編輯器打開的,可以勾選Use user editor as default editor for all files。反之,如果希望使用自帶編輯器打開則不用勾選。 |
Top level project path | 指定新建工程目錄。 |
Enable flow data integrity check | |
Open last project on startup | 如果勾選此選擇,會打開上次關閉的工程 |
openfile usingdefault system application | |
Use lastwindow layoutsetting | 使用上次軟件關閉時的窗口布局。 |
Auto-correct Tcl command | 在tcl命令窗口中輸入命令時可以自動修改存在的錯誤。 |
Auto-loadPlace andRoute data | 打開軟件是自動加載布局布線的數據。建議關閉。 |
Migrate interfacedesign withdevicechange | 修改器件時,interface desiger中的配置也要修改。 |
EnableIP upgrades prompt on project load | 用新版本打開老的軟件建的工程時,打開該選項會提示IP需要更新,如果不想更新IP可以關閉這個選項。 |
點擊preference,把Auto-load Place and route data前面的對勾去掉。其目的是為了防止軟件打開工程時加載時間太長。 如果需要加載數據可以點擊Load Place and Route Data
新建工程
Step1:點擊設置
Step2:在Top level project path中輸入路徑
Step3:點擊File -> Open Project,路徑會指向step2中設置的路徑
注意:易靈思的工程名為.xml,而不是.peri.xml,.peri.xml用于存放interface designer中的參數設置。
Stp1:File -->Create Project Stp2:在Project Editor中選擇路徑并輸入工程名 Stp3:選擇器件(家族)及速率等級
輸入top module/Entity 注意:如果沒有輸入top module名,軟件會自己選擇top module,編輯結果不正確。
把retiming和seq_opt設置為0
點擊ok,新建工程完成。
添加源文件
方法1:選擇Design右擊,點擊Create 方法2:自己建立文件,添加文件到工程: Stp1:選擇Design右擊,點擊Add
方法1:選擇Design右擊,點擊Add 方法2:Project Editoràadd file Efinity還可以添加整個文件夾的文件,如圖選copy to project
管腳約束
這里我們以一個LED點燈為例,代碼如下:
Efinty是通過interface designer工具來設置IO等和外設相關的接口及電氣屬性的。Interface designer操作界面的打開通過下面的Open Interface Desinger來實現。
Core 與interface的關系
Eifinty采用的把邏輯資源和硬核資源分開的架構,代碼部分只針對邏輯資源,也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關系,它們之間通過被稱作Siganl Interface的連線資源實現互聯。
因為習慣問題,使用者在最初一定會存在一些問題,但是習慣之后它也是有不少優勢存在的。比如說,在前期的硬件設計中,只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口,并通過一鍵檢測就可以很清楚的知道與外設的連接是否合理,不需要考慮內部因為沒有完整的程序而可能被優化的風險。另外有些interface的選項在修改之后可以不需要先編譯而直接生成數據流。
interface與core的關系
interface界面
Bank電壓的設置
告訴軟件FPGA目前的bank電壓,硬件電路的bank電壓要和interface中的一致,如果電壓設置不一致可能存在長時間運行致使芯片失效。設置位置在Device Setting -->I/O Banks
添加GPIO
Step1:右鍵選擇GPIO
Step2:根據選擇的是單線還是多線來選擇Create Block還是Create Bus
Step3:編輯IO屬性,IO屬性如下:
選項 | 選擇 | 說明 |
Mode |
Input, output, inout, clkout |
Input:把FPGA管腳設置為輸入; Output:把FPGA管腳設置為輸出; Inout:把FPGA管腳設置為雙向管腳; Clkout:把FPGA管腳設置為時鐘輸出 |
Connection Type | Normal,gclk,pll_clkin,VREF |
gclk走全局時鐘網線,可以驅動PLL也可以直接驅動內部邏輯 用于普通的GPIO; PLL_CLKIN表示這個IO是用于驅動PLL的; 用于存儲器的參考管腳 |
Register Option | None,register | 是否添加IO寄存器,推薦添加。 |
I/O Standard | 3.3v,1.8v,1.2V,1.5v | 設置IO的電平 |
Double Data I/O Option | None,normal,resync | 是否設置IO為雙延采樣 |
Clock | 當打開IO寄存器時需要添加指定寄存器的時鐘 | |
Drive Strength | 1,2,3,4 | 設置輸出IO的驅動能力 |
Enable Slew Rate | Yes,no | 是否命名能slew rate |
右鍵添加GPIO 針對上面的工程我們的參數設置如下: (1)Mode 設置為input (2) I/O Standard根據所在的Bank來選擇電壓 Instacne Name: clk Connection Type : pll_clkin
以arst_n為例 : Mode : input I/O standard :根據所在bank及bank電壓設置 Connection Type: normal Register Option: none
以4位輸出的led為例: (1)Name :o_led (3)位寬從3到0 Mode: output
PLL設置 PLL是FPGA內部常用的配置項。Ti60F225有4個PLL,如下圖所示,分別為PLL_BL,PLL_TL,PLL_TR和PLL_BR。
Instance Name | 用戶定義 | |
PLLResourec | ||
Output ClockInversion | on,off | 翻轉時鐘輸出 |
ConnectionType |
gclk, rclk |
時鐘類型 |
Clock Source |
External, Dynamic,Core |
External指時鐘通過IO驅動;Dynamic:支持多路時鐘選擇;Core:時鐘通參考通過core供給 |
Automated clock Calculation |
打開時鐘計算和設置窗口 |
針對上面的工程,我們的參數設置如下: 右擊PLL ->add Block Instance Name:根據需要輸入 PLL Resource:PL_TR0 Clock Source: external,core,dynamic External Clock :External Clock
IO分配
點擊Show/Hide GPIO Resource Assigner,在Package Pin或者Resoure位置輸入管腳。
檢測Interface設計是否存在問題。
保存設置,點擊Check Design,檢查interface是否存在問題。
再點Generate Efinity Constraint Files,我們就可以在Result --> interface下面看到生成一些文件。通過xxx_template.v復制例化接口
添加約束
添加約束的目的是為了告訴FPGA你的設計指標及運行情況。在上面的生成約束之后,在Result àxx.sdc中提供約束參考(請注意該文件不能直接添加到工程中,需要熱復制到別的指定目錄),對于gclk時鐘需要手動添加約束的時鐘周期,對于PLL生成的時鐘已經約束完整。
編譯完成之后可以查看時序報告,也可以通過routing àxx.timing.rpt來查看路徑詳細延時信息,如果想查看更可以通過指令來打印或者通過print_critical_path來控制打印的路徑數量 。
編譯
點擊dashboard中Toggle Automated Flow來設置是單步還是全程編譯(暗色是單步),下面是綜合,布局,布線,生成數據流,stop的相應按鍵。軟件左下角會的編譯進行提示編譯進程。
添加debug
點擊Open Debugger Wizard
(1)設置Buffer Depth
(2)Input Pipeline Stage
(3)Capture control
(4)JTAG USER TAP
(5)修改時鐘域
(6)Probe Type
觸發條件的設置
捕獲設置:
?觸發位置
?分段數量
?窗口嘗試
下載程序 配置方式.易靈思的FPGA支持以下幾種配置方式。
主動模式(SPI Active)— AS模式 | 通過SPI專用插座在線燒寫FLASH,FLASH離線燒寫好了再焊接,FPGA自己主動通過從非易失性的SPI FLASH讀取bit流進行加載,支持X1 X2 X4,x8(不同的FPGA支持的位寬有區別) |
被動模式(SPI Passive)— PS模式 | 上位機或者MCU通過SPI接口向FPGA發送bit流文件,對FPGA進行加載 ?支持X1 X2 X8 X16 X32 |
JTAG模式 | 上位機通過JTAG口將bit流文件發送到FPGA,對FPGA進行加載 |
SPI Active using JTAG bridge — Bridge模式 | 通過FPGA的JTAG口燒寫和FPGA連接的SPI FLASH |
另外需要注意JTAG配置使用bit文件,Flash配置使用hex文件,配置過程中需要注意讀取正常的ID,燒寫flash可以勾去VerIfy After Programming節省時間
仿真
易靈思為所有IP提供了仿真模型
以FIFO為例,在工具欄中選擇IP Catalog
Open IP Callog ->Memory ->FIFO->以默認參數生成IP 找到IP生成路徑下的Testbench文件夾。把modelsim路徑轉向該文件夾(注意路徑方向“/”) 運行do sim.do
另外 關于interfce Designer接口的仿真模型在路徑C:Efinity2023.1ptsim_modelsVerilog下。
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