共讀好書

---

劉林，鄭學(xué)仁，李斌

（華南理工大學(xué)應(yīng)用物理系 專用集成電路研究設(shè)計(jì)中心）

摘要：

介紹了系統(tǒng)級(jí)封裝SiP 如何將多塊集成電路芯片和其他的分立元件集成在同一個(gè)封裝內(nèi)，有效解決了傳統(tǒng)封裝面臨的帶寬、互連延遲、功耗和集成度方面的難題。同時(shí)將 SiP 與系統(tǒng)級(jí)芯片 SoC 相比較，指出各自的特點(diǎn)和發(fā)展趨勢(shì)。

1 引言

傳統(tǒng)的電子系統(tǒng)被劃分為三個(gè)層次：I C 集成、封裝集成和板級(jí)結(jié)構(gòu)。集成電路已經(jīng)進(jìn)入系統(tǒng)集成的時(shí)代，SoC 將是今后的主流技術(shù)。大規(guī)模集成電路在提高集成度的同時(shí)降低了互連延遲，使限制系統(tǒng)性能的瓶頸從芯片級(jí)轉(zhuǎn)移到封裝級(jí)。解決封裝瓶頸問題的有效途徑是以系統(tǒng)的觀點(diǎn)來優(yōu)化整個(gè)電子系統(tǒng)，在芯片的設(shè)計(jì)階段就把封裝因素考慮在內(nèi)。因此，以全新的觀念研究系統(tǒng)級(jí)封裝問題，十分重要。本文論述的系統(tǒng)級(jí)封裝 SiP（system in package）即是以此思想為基礎(chǔ)發(fā)展起來的高集成度、低成本以及高性能的封裝技術(shù)。

2 SiP及其性能描述

封裝技術(shù)大致每十年更新一代，從第一代插孔元件、第二代表面貼裝、第三代面積陣列到當(dāng)今第四代芯片封裝，封裝承包商和芯片制造商緊密合作，研究和開發(fā)了若干種先進(jìn)的封裝和測試技術(shù)以滿足不同領(lǐng)域的需求。這些不斷涌現(xiàn)的封裝新技術(shù)為SiP的實(shí)現(xiàn)奠定了堅(jiān)實(shí)的基礎(chǔ) [1] 。SiP是指在同一個(gè)小型基板上，采用微互聯(lián)技術(shù)將不同工藝技術(shù)制造成若干裸芯片和微型無源元件，形成高性能的具有系統(tǒng)功能的微型組件，它具有一系列的性能特點(diǎn)：

(1)可以靈活而又及時(shí)地對(duì)個(gè)別芯片或器件進(jìn)行升級(jí)換代，因此縮短 IC 的設(shè)計(jì)周期，降低設(shè)計(jì)費(fèi)用，減少芯片測試時(shí)間。

(2) 采用了先進(jìn)的襯底制備技術(shù)，可以迅速采用類似于片內(nèi)總線新的總線標(biāo)準(zhǔn)，充分利用SiP提供的高速、低噪音互連線技術(shù)。

(3) 系統(tǒng)總線傳輸數(shù)據(jù)的帶寬與時(shí)鐘頻率 f、數(shù)據(jù)寬度W 成正比。與板級(jí)連線相比SiP封裝內(nèi)裸片間的互連引線長度更短，這有效減小了系統(tǒng)的互連線延遲和串?dāng)_、降低了容抗，使器件能夠工作在更高的工作頻率，從而有效提高了帶寬。裸片間較短的互連還會(huì)帶來一些潛在的好處：裸片的 IO 輸出不必采用強(qiáng)驅(qū)動(dòng)設(shè)計(jì)，使用小功率的IO緩沖器就可保證裸片間傳輸信號(hào)的完整性，因此可以采用更低的工作電壓，從而進(jìn)一步減小了器件的功耗。此外也可以減少為屏蔽高速信號(hào)管腳引起的寄生電容和寄生電感而引入的電源和接地引腳，減少了和 P C B 間的 I O 管腳數(shù)量。

(4) SiP 可以作為一塊標(biāo)準(zhǔn)單元用于 PCB 組裝，也可以是最終的電子產(chǎn)品，如可移動(dòng)快閃存儲(chǔ)卡。和傳統(tǒng)的芯片封裝不同，SiP不僅可以處理數(shù)字系統(tǒng)，還可以應(yīng)用于光通訊、傳感器以及微機(jī)械 MEMS 等領(lǐng)域。在未來十年內(nèi)采用 SiP 封裝的電子組件、子系統(tǒng)或系統(tǒng)在計(jì)算機(jī)、自動(dòng)化、通訊業(yè)等領(lǐng)域?qū)⒌玫綇V泛的應(yīng)用。

2.1 系統(tǒng)集成方案：SiP 與 SoC 比較

隨著芯片規(guī)模的不斷擴(kuò)大，可以將一個(gè)完整的電子系統(tǒng)集成在一塊芯片中，即系統(tǒng)級(jí)芯片SoC。SoC 有高性能、低功耗、體積小等諸多優(yōu)點(diǎn)，是下一代集成電路發(fā)展的主要方向。但目前在實(shí)際應(yīng)用中SoC還面臨著很多限制因素，包括現(xiàn)階段 IP 資源還不夠豐富、研發(fā)成本高及設(shè)計(jì)周期長、生產(chǎn)工藝復(fù)雜、成品率不高等。此外在 SoC中采用混合半導(dǎo)體技術(shù)（如 GaAs 和 SiGe）也存在問題。

SiP將多個(gè)IC和無源元件封裝在高性能基板上形成一個(gè)系統(tǒng)，它可方便兼容不同制造技術(shù)的芯片，例如計(jì)算邏輯可用傳統(tǒng) C M O S 硅芯片，R F 、大功率電路可用 SiC、SiGe、GeAs 芯片，從而使封裝由單芯片級(jí)進(jìn)入系統(tǒng)集成級(jí)。SiP占用的面積比分立封裝占用的 PCB 面積要小得多，而成本和單個(gè)的分立封裝相似。在測試成本上，SoC 器件需要在設(shè)計(jì)的時(shí)候加入 DFT 設(shè)計(jì)，增加了測試費(fèi)用和設(shè)計(jì)時(shí)間。SiP 是采用傳統(tǒng)的IC 測試流程，只需加入對(duì)封裝內(nèi)總線的 JTAG 測試，這是 PCB 板的普通要求。表 1 比較了 SoC、SiP 和 PCB 的性能、成 本 因 素 。

實(shí)際上SiP和SoC并不是相互對(duì)立的技術(shù)，它們提供了不同級(jí)別電子系統(tǒng)的解決方案，適應(yīng)目標(biāo)市場的選擇，SoC 應(yīng)用于相對(duì)高端市場，SiP 以其很高的性價(jià)比應(yīng)用于中端市場，在可預(yù)計(jì)的將來 SoC 和 SiP 可相互補(bǔ)充，并將長期共存。

2.2 SiP 和MCM誰會(huì)是下一代封裝方案 [2]

MCM 將多個(gè)裸片固定在一個(gè)基板上相互連接在一起，一個(gè)典型的 MCM 封裝可能含有十幾個(gè)裸片。M C M 主要的缺點(diǎn)是成本問題，這導(dǎo)致 M C M主要應(yīng)用于軍事、航天或高性能的電子產(chǎn)品這類不太計(jì)較價(jià)格因素的領(lǐng)域。與 MCM相比 SiP 技術(shù)顯得更成熟，它并不是簡單地將裸片組裝成一個(gè)多芯片模組，而是在早期的功能設(shè)計(jì)階段就仔細(xì)地進(jìn)行功能劃分，以決定分別由什么樣的芯片來實(shí)現(xiàn)這些功能。SiP 中的芯片是 ASIC 或芯片化的IP，是針對(duì)某個(gè)系統(tǒng)級(jí)封裝進(jìn)行過優(yōu)化的多個(gè)零部件的集成系統(tǒng)。同時(shí)SiP采用成熟的高密度互連技術(shù)如BGA或FC，而且在封裝中高效地實(shí)現(xiàn)了無源器件如高 Q 值電感和旁路電容的功能。SiP 提高性能的同時(shí)降低成本，搭起了一座通向應(yīng)用的橋梁。所有這些都表明是SiP代表著封裝技術(shù)的未來發(fā)展趨勢(shì)，而非 M C M 。

2.3 SiP封裝片間總線性能 [3]

SiP 可以提供低功耗和低噪聲的系統(tǒng)級(jí)連接，在較高的頻率下工作可以獲得較寬的帶寬。如Al-pine 公司的微印刷板襯底技術(shù)（如圖 1 所示），利用現(xiàn)有的半導(dǎo)體技術(shù)制備襯底，可以得到非常精細(xì)的線寬和準(zhǔn)確的穿孔位置。在低k值的介質(zhì)上采用銅互連線可提供非常豐富的連接線資源，而且靠得很近的芯片減小了片間總線長度及電容，其電源線分布網(wǎng)絡(luò)接在器件上的寄生電感也較小，這些都為封裝內(nèi)采用新的總線標(biāo)準(zhǔn)提供了基礎(chǔ)。

在 PCB 板上的系統(tǒng)總線大多采用多路復(fù)用技術(shù)，以減少 IO 數(shù)目。但是多路復(fù)用將增加信號(hào)傳輸延遲，并且總線頻繁的信號(hào)轉(zhuǎn)換也增加了系統(tǒng)的功耗。在 SiP 內(nèi)部芯片間采用的是非復(fù)用總線，使輸入和輸出路徑分開，有效避免了競爭和冒險(xiǎn)。這種總線標(biāo)準(zhǔn)在芯片內(nèi)早已采用，但是在芯片外部卻很少應(yīng)用。SiP新的微基板技術(shù)可以使用豐富的連接線資源，芯片間的 IO 驅(qū)動(dòng)單元也不同于芯片內(nèi)部和 PCB 板，如圖 2 所示。在單芯片模式下，信號(hào)經(jīng)過驅(qū)動(dòng)單元輸出到 PCB 板上，在多芯片模式下信號(hào)直接輸出到SiP的內(nèi)部總線上。可見這種可編程的 IO 驅(qū)動(dòng)模塊的電壓和電流是可以調(diào)整的，有利于降低功耗。更進(jìn)一步，如果 SiP的布線能夠和芯片同步進(jìn)行，優(yōu)化的效果最大，甚至使片間總線的電壓和芯片內(nèi)的電壓接近，就可以減少時(shí)鐘線延遲。SiP基板的高性能互連線保證了低驅(qū)動(dòng)傳輸信號(hào)的完整性，同時(shí)也有利于新的高速總線標(biāo)準(zhǔn)的制定。

SiP的片間總線性能的好壞已經(jīng)成為提高系統(tǒng)內(nèi)部總線帶寬的關(guān)鍵。擴(kuò)展片間連線的信號(hào)位數(shù)，提高工作頻率，SiP 可以獲得與 SoC 相似的總線帶寬。同時(shí)在片間也可以采用現(xiàn)有成熟的系統(tǒng)總線標(biāo)準(zhǔn)作為折衷方案，使 IC 芯片不經(jīng)過大的改動(dòng)就可以應(yīng)用。故應(yīng)在采用SiP技術(shù)的同時(shí)就設(shè)計(jì)出合適的片內(nèi)總線和片間總線，以獲得最高的效益 。

Alpine 公司的 SiP 可以將片間的延遲減小到50ps/mm，這和片內(nèi)連線的 RC 延遲已相差不多。因此對(duì)于現(xiàn)在出現(xiàn)的一些新技術(shù)，如時(shí)鐘延遲時(shí)間的借用，全局異步/局部同步和self-timed等技術(shù)、過去只能在芯片內(nèi)部使用，現(xiàn)在都可以成功地在 SiP 中被采用。

3 SiP封裝的實(shí)現(xiàn)技術(shù)[4]

SiP在對(duì)系統(tǒng)進(jìn)行功能分析和劃分后，選擇合適的工藝技術(shù)，力求以最佳方式和最低成本達(dá)到系統(tǒng)的設(shè)計(jì)性能。值得注意的是對(duì) SiP 來說，先進(jìn)封裝技術(shù)如 BGA 和 FC 提供的內(nèi)部互連和管腳位置靈活性也方便了 IC 設(shè)計(jì)者，封裝的設(shè)計(jì)成為IC流程的一個(gè)組成部分，芯片/封裝聯(lián)合設(shè)計(jì)的方法取代了傳統(tǒng)的芯片＋封裝＋組裝的生產(chǎn)流程。

圖2是Amkor 公司的SuperFCTMSiP封裝示意圖，該封裝將一個(gè)倒裝的高速 ASIC 處理芯片和一些存儲(chǔ)芯片以及其他的無源元件封裝在同一塊高密度基片上，用于網(wǎng)絡(luò)路由器等設(shè)備。其信號(hào)集中在高密度多層基板的第一、二層，信號(hào)的完整性可以得到保證。同時(shí)該封裝也節(jié)約了 PCB 上的空間，有利于在 P C B 上加入更多功能單元。

作為一種全新的封裝形式，實(shí)現(xiàn)SiP有三種主要方式：第一種是無源元件與有源 IC 的集成，即微組件技術(shù)；第二種是 3D 封裝技術(shù)；第三種是晶圓級(jí)封裝（W L P ）[ 5 ] 。

3.1 微組件技術(shù) [6]

在一定的技術(shù)水平下，當(dāng)芯片的引腳數(shù)達(dá)到飽和時(shí)，就必須增加芯片的封裝尺寸以滿足更多的引線要求，這和芯片小型化的要求相矛盾。解決方法之一是將系統(tǒng)按一定的優(yōu)先級(jí)，如內(nèi)連線密度、熱耗散和信號(hào)完整性等劃分為幾個(gè)模塊，每個(gè)模塊可充分利用其周邊區(qū)域作為輸入輸出，模塊間通過金屬引線互連，即微組件技術(shù)。微組件技術(shù)典型的應(yīng)用包括微控制器、D S P 與SDRAM 、F L AS H ，R F 領(lǐng)域和網(wǎng)絡(luò)路由器等。經(jīng)過劃分后，剩余部分的引線數(shù)目將大大減少，采用相對(duì)廉價(jià)的基板就可以實(shí)現(xiàn)整個(gè)電子系統(tǒng)。出于成本考慮，這種方法不能組裝太多的器件，典型的尺寸應(yīng)在 1 英寸以內(nèi)，最多包含五個(gè)有源組件。對(duì)用戶而言微組件應(yīng)該是透明的，不管其內(nèi)部集成多少組件，用戶都可以像分立器件那樣使用它。微組件形式 SiP 的特點(diǎn)適合內(nèi)嵌無源元件，包括標(biāo)準(zhǔn)電感。當(dāng)頻率超過 2 G H z 時(shí)，組件的幾何公差、一致性和重復(fù)性決定了器件品質(zhì)因素。設(shè)計(jì)者能夠利用四個(gè)參數(shù)：直徑 D 、導(dǎo)線寬度 W 、導(dǎo)線間距S和匝數(shù)N很好地控制內(nèi)嵌式的螺旋狀電感幾何尺寸和特性，保證了性能和幾何參數(shù)間的一致性，從而得到高Q 值的組件。

3.2 3D封裝 [7]

3 D 封裝，是在垂直于芯片表面的方向上堆疊、互連兩塊以上裸片的封裝，其空間占用小、電性能穩(wěn)定，是一種高級(jí)的 SiP 封裝技術(shù)。3D 封裝可以采用混合互連技術(shù)，以適應(yīng)不同器件間的互連。如裸片與裸片、裸片與微基板、裸片與無源元件間可根據(jù)需要采用倒裝、引線鍵合等互連技術(shù) 。

傳統(tǒng)的芯片封裝中每個(gè)裸片都需要與之相應(yīng)的高密度互連基板，基板成本占整個(gè)封裝器件產(chǎn)品制造成本的比例是很高的。以 B G A 為例，占40%～50%。而 Flip Chip 用基板更高，達(dá)到70%～80% [8] 。3D 封裝內(nèi)的多個(gè)裸片僅需要一個(gè)基板，同時(shí)由于裸片間大量的互連是在封裝內(nèi)進(jìn)行，互連線的長度大大減小，提高了器件的電性能。3D 封裝還可以通過共用IO 端口減小封裝的引腳數(shù)，如廣泛應(yīng)用于便攜式電信產(chǎn)品中堆疊了FLASH 和 SRAM 的 3D 封裝器件，有 50% 以上的 IO是可共用的。Amkor公司采用堆疊 3 裸片的 3D 封裝比采用單芯片封裝節(jié)約了30％的成本。

3.3 晶圓級(jí)封裝（W L P ）

WLP 可以有效提高封裝集成度，通常采用倒裝(FC)互連技術(shù)，是芯片尺寸封裝 CSP 中空間占用最小的一種。傳統(tǒng)封裝是以劃片后的單個(gè)芯片為加工目標(biāo)，而 WLP 的處理對(duì)象為晶圓，直接在晶圓上進(jìn)行封裝和測試，隨后切割成一顆顆已經(jīng)封裝好的的IC ，然后在 IC 上生長金屬凸點(diǎn)，用FC 技術(shù)粘貼到基板或玻璃基底上，最后再裝配到PCB上。圖3以AlpineMicrosystem公司采用3μm銅布線和低 k 介電質(zhì)（ε r =2.65）技術(shù)的微載體和微基板 WLP 流程示意圖，有效降低了互連線的單位電阻和電容（甚至比0.5μm 的 VLSI 芯片內(nèi)的互連要低），因此可以達(dá)到較高的性能。

WLP 封裝的全部制作過程都在晶圓生產(chǎn)廠內(nèi)完成，使芯片的封裝和測試融合在晶圓生產(chǎn)流程中。從這里我們可以看到一種有趣的現(xiàn)象：在成本最小化的驅(qū)動(dòng)下，IC 產(chǎn)業(yè)的垂直分工體系有可能趨于合并，由同一個(gè)廠商進(jìn)行芯片的生產(chǎn)和封裝、測試（如 WL P ），進(jìn)而優(yōu)化生產(chǎn)成本、共享營銷網(wǎng)絡(luò)和其他資源，減少工藝流程（特別是相近的工藝流程）。IC生產(chǎn)流程的整合和繼續(xù)細(xì)分這兩種相反的趨勢(shì)同時(shí)存在，最終將取決于整個(gè)生產(chǎn)系統(tǒng)的成本因素。

4 結(jié)論

SiP封裝為設(shè)計(jì)人員提供了一種應(yīng)用廣泛而經(jīng)濟(jì)的封裝方案，可以嵌裝不同工藝制作的 IC，可以內(nèi)嵌集成無源器件，甚至光學(xué)器件和微機(jī)械MEMS，提供緊湊而性能優(yōu)異的功能模塊給用戶。基于系統(tǒng)化的設(shè)計(jì)思想的 SiP 符合未來發(fā)展的方向，具有廣闊的應(yīng)用市場。

由于SiP是一種新興的技術(shù)，相應(yīng)的設(shè)計(jì)軟件對(duì)它的支持還不夠。但隨著關(guān)鍵技術(shù)的解決和在便攜式器件如手機(jī)、PDA 中的廣泛應(yīng)用，SiP 封裝在未來十年內(nèi)預(yù)計(jì)將有快速的增長。