一前言

在日益數字化的時代，電子設備的設計已成為現代生活中不可或缺的一部分。但隨之而來的是電磁兼容性（EMC）問題的日益凸顯。EMC設計準則的制定和遵循對于確保設備在各種環境中穩定運行并且不會干擾其他設備至關重要。在本文中，我們將探討一系列關鍵的EMC設計準則，幫助工程師們更好地理解并應用這些準則，以提高其設計的可靠性和穩定性。

二EMC準則 #1—保持參考平面的完整性，避免切割

在設計電路板時，務必確保保持返回信號參考平面（如GND、電源平面）的完整性，避免與信號路徑進行切割。這樣的切割可能導致不必要的大電流環路，因為電流無法直接在正向電流下方流動，從而可能引發高輻射發射值。參考平面的完整性對于EMC性能至關重要。下圖展示了完整參考平面的電流回路（實線）和參考平面分割后的電流回路（虛線）。

三EMC準則 #2—注意電流返回路徑

在PCB設計的畫板階段，始終要密切關注關鍵信號的電流返回路徑。要盡量減少大電流電路和敏感電路的電流返回路徑面積，以減少不必要的噪聲耦合。此外，盡量減小高頻信號正向和回流之間的環路面積可以有效減少EMI和EMS問題的發生。

四EMC準則 #3——去耦電的寄生電感盡量小

去耦電容是設計中的關鍵因素之一。根據PCB的層數和堆疊方式，可以分為局部去耦（如下圖左）和全局解耦（如下圖右）兩種情況。

去耦的好壞取決于PCB的層數和堆疊方式。

【雙層和單層PCB】：對于單層或雙層PCB設計，請將去耦電容盡可能靠近PCB每個芯片的每個電源引腳。

【多層PCB】：對于緊密相鄰的GND和電源平面（<0.25mm，<10mils）的多層PCB設計，去耦電容的位置不像單層或雙層設計那么關鍵，因為緊密相鄰平面對高頻（>1MHz）起到了有效的去耦作用。然而，比去耦電容的位置更重要的是減少過孔寄生電感，簡單處理方式是多打過孔。

五EMC準則 #4—控制數字信號上升和下降時間

盡量增加數字信號（尤其是時鐘信號）的上升和下降時間。較短的上升和下降時間意味著較大的信號帶寬，因此在數字信號中可能產生更多的高頻分量，這可能導致在傳輸線上產生輻射發射或反射問題。

【經驗法則1】：在數字信號輸出附近添加一個串聯電阻（通常為33Ω）以減小上升和下降時間。

【經驗法則2】：數字信號中的最高有效頻率fmax [Hz]不取決于基頻。而它取決于上升和下降時間： 其中，t10%-90% [秒] 是數字信號斜率從10%到90%的上升或下降時間。

【經驗法則3】：長度超過λ/10 [米]的每個PCB走線都應被視為噪聲有效的傳輸線。這意味著應該使用控制阻抗Z0 [Ω]設計這樣的走線。換句話說：避免沿著PCB走線引起阻抗變化或不連續，因為這些變化或不連續可能導致反射或振鈴。反射和振鈴影響信號完整性，并導致電磁輻射增加。