如今，摩爾定律逐漸放緩，開發者憑借自身的聰明才智，探索到了一些突破物理極限的創新方法。Multi-Die設計便是其中之一，能夠異構集成多個半導體芯片，提供更出色的帶寬、性能和良率。而Multi-Die設計之所以成為可能，除了封裝技術的進步之外，用于Die-to-Die連接的通用芯粒互連技術（UCIe）標準也是一大關鍵。

通過混合搭配來自不同供應商，甚至基于不同代工廠工藝節點的多個芯片或小芯片，芯片開發者可以靈活地針對特定目標功能，選擇特定的芯片來滿足需求。并非所有功能都需要采用最先進的節點，因此開發者可以在節省部分成本的同時，更輕松地調整芯片設計以適應不同的產品版本。UCIe IP使Die-to-Die連接實現了標準化，并使不同的芯片之間能夠相互通信。

此外，從單個供應商處采購IP有助于充分利用完整的芯片設計和驗證流程，其中包含了適用于各種工藝技術的IP，即便設計中包含了多個供應商和代工廠工藝節點的芯片，也能保障協同工作。這種方法的優勢還包括：

縮短設計時間，降低設計風險

提高結果質量

更快獲得結果

新思科技提供了豐富多樣的UCIe IP解決方案，針對主要代工廠及標準和先進封裝進行了優化，并已在主要代工廠中發揮了上述優勢。在本文中，我們將進一步討論在單個封裝中混合搭配芯片的好處，并探討來自單個供應商且支持多個代工廠和多個節點的UCIe IP如何幫助開發者成功設計出芯片。

UCIe協議推動Multi-Die芯片的發展

Multi-Die設計持續普及，高帶寬應用對此倍加青睞，這其中，UCIe提供的可靠保障功不可沒。盡管越來越受到關注，但Multi-Die架構還是令很多人心存疑慮，畢竟相對而言，這還屬于新鮮事物。相比于其他新出現的Die-to-Die規范，UCIe為Die-to-Die互連定義了完整的堆棧。得益于此，UCIe為互操作性和無縫連接提供了保障。此外，隨著更多的芯片被集成到單個封裝中，延遲也會相應增大。UCIe IP有助于維持原有的延遲，同時降低功耗并提高性能。UCIe規范在PHY的兩側之間設有冗余通道，確保了高可靠性，并支持通過這些額外通道進行修復。

開發者熟悉了某個供應商的IP后，就能夠繼續使用該供應商的其他IP解決方案，從而保持方法和流程的一致性。在不同節點上采用一組類似的IP相關產品還可以加快設計實施和驗證過程。

新思科技熟知Multi-Die設計所帶來的特有挑戰，并致力于讓設計過程變得更加輕松。新思科技UCIe IP中包含控制器、PHY和驗證IP，已在眾多代工廠工藝節點上成功設計出了芯片；同時，我們正在與代工廠合作伙伴展開合作，力求為更多工藝節點開發UCIe IP，以便讓開發者能夠靈活地發揮在單個封裝中混合搭配異構芯片的優勢。

格芯：新思科技和格芯攜手合作，在格芯12LP和12LP+工藝技術上開發UCIe IP，助力汽車、人工智能物聯網（AIoT）及航空航天和政府應用發揮Multi-Die設計的能效和性能優勢。

英特爾代工廠：英特爾與新思科技擴大合作，力求在英特爾先進工藝節點上實現業界領先的IP。此外還涉及針對英特爾先進工藝節點開發UCIe IP。

三星代工廠：新思科技與三星鼎力合作，提供了一系列新思科技IP組合。UCIe標準IP在三星SF5A工藝上的成功流片使得客戶能夠無縫轉向Multi-Die設計。與此同時，新思科技和三星代工廠正在多個節點上開發UCIe標準IP和UCIe先進IP。

臺積公司：新思科技與臺積公司通力合作，在臺積公司N3E和N5工藝技術上運用UCIe IP成功設計出芯片，支持先進封裝技術，并且運行時的數據速率最高可達24Gbps。

制定UCIe標準

自2022年發布以來，UCIe標準采用率的持續增長，并且一直在不斷發展和完善。雖然此前主要用作Die-to-Die通信規范，但UCIe有望成為一套更全面的小芯片規范，用于定義Die-to-Die接口的合規性，指導如何管理和控制小芯片，并就小芯片和Multi-Die設計的安全性做出規定。

作為UCIe聯盟的成員，新思科技將與其他行業領先企業積極合作，共同推動UCIe標準的發展。憑借在IP開發及Multi-Die設計方面積累的專業知識，我們致力于推動Multi-Die概念走向成功的彼岸。Multi-Die設計為摩爾定律注入了新的活力，UCIe有望成為引領半導體行業發展的關鍵力量。

審核編輯：彭菁z