從用于人工智能工作負載的大型單片SoC到復雜的Multi-Die系統，當今的芯片設計對軟件和硬件驗證提出了更大的挑戰。門的數量擴展到數十億級別，若開發者要想找出軟件和芯片缺陷與故障的根本原因，所需的容量也急劇增加。由于產品上市時間壓力始終存在，速度和容量成為對驗證系統的兩大關鍵要求。

為了滿足對更大容量和更快速度的需求，新思科技整合硬件加速和原型驗證系統，推出了新版本的ZeBu EP系列產品。新思科技ZeBu EP硬件仿真平臺為人工智能工作負載提供超快的硬件加速平臺，是軟件/硬件驗證和功耗/性能分析的理想之選。HAPS-100 A12系統提供大規模設計原型驗證功能，由此進一步擴展了廣泛的硬件輔助驗證（HAV）產品組合，幫助開發者降低設計風險，并確保復雜設計能夠按預期運行。

在本文中，我們將進一步討論ZeBu EP和HAPS-100 A12 FPGA的關鍵用例，并介紹這些產品將如何幫助開發者成功設計兼具出色靈活性、可擴展性和高效率的芯片。

ZeBu EP系列的關鍵用例

隨著電子產品日益智能化，軟件在底層設計中發揮著越來越重要的作用。對于軟件定義的系統而言，硬件和軟件務必要以整體方式協同設計，此時開發者通常從需要支持的軟件工作負載著手，然后構建芯片來滿足軟件和系統方面的需求。

新思科技新發布的ZeBu EP系列平臺支持所有驗證用例，比如關鍵的軟件/硬件驗證，同時也提供了更快的運行速度。以人工智能SoC為例：此類架構具備專用編譯器，開發者必須確保軟件堆棧能正常工作。一旦硬件做出調整，用于將人工智能模型映射到硬件的編譯器也必須隨之改變。此外，必須驗證關鍵接口能否在外部環境正常工作。此時，便可采用基于硬件加速器的軟件/硬件驗證。硬件加速器通過模擬硬件的行為，提供了逼真的測試環境，以便在不使用物理器件的前提下評估軟件將如何與硬件交互。通過盡早測試軟件代碼，開發者可以提前開始檢測和解決代碼中的錯誤。添加速度適配器后，硬件加速器能夠以近實時的速度運行，從而更深入地了解系統在最終目標系統環境中的實際行為。

ZeBu EP系列硬件加速器能夠大顯身手的另一個關鍵用例是功耗/性能分析。回到人工智能SoC的例子，通過硬件加速對芯片的專用編譯器進行優化后，開發者便可以改進器件的功耗與性能。由于硬件加速支持在接近真實的工作條件下對系統進行測試，開發者可以了解不同的工作負載和使用場景對功耗與性能的影響，并相應地優化設計。與上一個用例一樣，開發者也可以提前開始檢測和解決存在的問題。

HAPS-100 A12 FPGA的關鍵用例

HAPS-100 A12 FPGA原型驗證平臺是HAPS系列中容量和密度超高的一款系統，兼具固定互連和靈活互連特性，且采用了機架友好型設計。在對Multi-Die系統和大型SoC等需要許多FPGA的大型設計進行原型驗證時，這款快速執行平臺尤其有用。與上一代產品HAPS-100 4 FPGA平臺一樣，HAPS-100 A12 FPGA平臺也能夠達到很高的調試效率，并支持分布式驗證團隊的多設計、多用戶部署。

對于大型設計而言，構建大型原型系統的成本高昂，而且隨著模型不斷變大，模型構建時間逐漸難以預測，并且需要大量的算力資源。模塊化HAV流程可提供更高效、更實際的替代方案。通過在HAPS-100 A12 FPGA平臺上使用模塊化HAV流程，驗證開發者可以先為單個裸片構建和優化原型模型，然后配置該模型以用于單裸片或多裸片硬件，而無需執行多個項目。

通過在高性能HAPS原型驗證平臺上根據實際接口和場景驗證我們的Multi-Die設計，我們能夠盡早優化設計，縮短構建時長，并提高結果的可預測性。擁有適用于不同原型模型的通用硬件平臺意味著，我們可以實時切換大模型和小模型之間使用的硬件，同時減少所需的算力和存儲資源，并且能夠根據我們的需求輕松快速地進行擴展。

Lam Ngo

微軟首席工程師

人工智能芯片設計驗證的捷徑

如今，智能技術無處不在，芯片設計愈加復雜，開發者也發現了一些巧妙的辦法來滿足帶寬和性能需求，進一步發揮摩爾定律的價值。在這樣的背景下，無論是設計大型人工智能SoC還是Multi-Die系統，ZeBu EP和HAPS-100 A12 FPGA平臺等HAV解決方案都能提供所需的速度、容量與靈活性能。有了這樣的選擇，開發團隊就可以擺脫硬件的限制，僅根據項目需求來決定管理驗證資源的方式。