本文介紹了cocotb的安裝、python tb文件的寫法、用xrun仿真cocotb的腳本等，我們來看看體驗如何。

一、準備

centos7

python3.6+

yum install python3-devel

pip3 install --upgradecocotb

二、寫RTL

// top.sv
module top
  (
   input wire       clk,
   input wire       rst_n,
   input wire [7:0] din,
   output reg [7:0] dout
   );


  initial begin
    $fsdbDumpfile("top.fsdb");
    $fsdbDumpvars(0, top);
  end

  always@(posedge clk, negedge rst_n)
    if(!rst_n)
      dout <= 'd0;
    else
      dout <= din;
  
endmodule // top

三、寫tb

# tb.py


import cocotb
fromcocotb.triggersimportTimer, FallingEdge


async def gen_clk(dut):
    for cycle in range(100):
        dut.clk.value = 0
        await Timer(10, units="ns")
        dut.clk.value = 1
awaitTimer(10,units="ns")


async def gen_rst(dut):
    dut.rst_n.value = 0
    await Timer(22, units="ns")
    dut.rst_n.value = 1
print("ResetDone")


@cocotb.test()
async def tb(dut):


    await cocotb.start(gen_clk(dut))
    await cocotb.start(gen_rst(dut))


    test_data_list = range(0,50, 5)
    for test_data in test_data_list:
        await FallingEdge(dut.clk)
dut.din.value=test_data
    
    await Timer(100, units="ns")

6~11行：定義了一個時鐘，50MHz，100個周期。

13~17行：定義了一個復位信號，低電平有效。復位拉高打印“Reset Done”，方便看log。

19行：用@cocotb.test()裝飾器指定了tb的頂層主函數。

22行：異步啟動gen_clk

23行：異步啟動gen_rst

25~28行：產生了一些測試數據，在時鐘下降沿后驅動dut的din。

30行：等待100ns結束仿真

四、寫仿真腳本Makefile

SIM ?= xcelium
TOPLEVEL_LANG ?= verilog


VERILOG_SOURCES += ./top.sv
TOPLEVEL = top


MODULE = tb


include $(shell cocotb-config --makefiles)/Makefile.sim

設置默認仿真器為cadence xcellium，RTL語言選verilog，指定RTL頂層模塊名字（就是dut的名字），testbench的名字為tb，最后include一個cocotb共用的makefile。

五、仿真和看波形

把top.sv、tb.py、Makefile放同一個目錄下，敲linux命令：make。不出意外的話，仿真可以正確編譯和仿真，如下圖：

由于我們在RTL頂層加入了dump fsdb波形的代碼，所以在log里可以看到有波形產生。280ns仿真結束，并顯示“tb passed”，并打印出匯總信息。可見log還是很友好的。

用verdi打開fsdb，與預期一致：