作者：Ken Brock，新思科技公司（Synopsys）產(chǎn)品營銷經(jīng)理

***積體電路制造公司（簡稱為臺(tái)積電（TSMC））最近宣布了其第四個(gè)28nm工藝進(jìn)入了量產(chǎn) - 28HPC Plus（即28HPC +）。臺(tái)積電（TSMC）的前兩項(xiàng)28nm工藝（聚氮氧化硅28LP和高K 金屬閘28HP / 28HPL / 28HPM）已生產(chǎn)了數(shù)百萬個(gè)生產(chǎn)晶片。臺(tái)積電（TSMC）已利用28HPC優(yōu)化了移動(dòng)和消費(fèi)設(shè)備在性能和成本之間的平衡需求，然后開發(fā)了28HPC +，從而進(jìn)一步提高性能和降低泄漏。設(shè)計(jì)人員通過結(jié)合這些新工藝技術(shù)和專為這些工藝而設(shè)計(jì)的高質(zhì)量標(biāo)準(zhǔn)單元邏輯庫，可實(shí)現(xiàn)其性能、功耗和面積目標(biāo)，同時(shí)減小設(shè)計(jì)進(jìn)度風(fēng)險(xiǎn)。

本文介紹了六個(gè)方面，設(shè)計(jì)人員可以利用這些采用新工藝的最新邏輯庫技術(shù)來優(yōu)化其系統(tǒng)級芯片（SoC）的性能、功耗和面積。

• 首先，臺(tái)積電（TSMC）28HPC/HPC+工藝相對于28LP/HP/HPL/HPM，能更好的控制全局慢速和全局快速（SSG，F(xiàn)FG）工藝角，因此可以提高系統(tǒng)級芯片（SoC）性能。改良的性能可以使用較低驅(qū)動(dòng)（較小的）邏輯單元來滿足關(guān)鍵時(shí)序路徑。

• 其次，臺(tái)積電（TSMC）對28HPC工藝進(jìn)行更嚴(yán)格的工藝控制，可以減少對應(yīng)工藝角中的20％漏電來降低功耗。

• 第三，28HPC +提高了15％性能，降低了25％漏電。

• 第四，28HPC和28HPC +都能減少面積，靈活的工藝規(guī)則，使得邏輯庫設(shè)計(jì)者可以設(shè)計(jì)出更小的可布線性更好的邏輯單元。

• 第五，這些相同的靈活規(guī)則使得能夠得到相對于28HPM工藝更長的溝道長度，從而減少最高50％的漏電，而不需要使用高成本的基于光刻的閘極偏置。

• 第六，在28HPC工藝引入的新的邏輯庫功能，如多重延遲、多重建立時(shí)間和多位觸發(fā)器（MBFF），可幫助設(shè)計(jì)人員優(yōu)化處理器內(nèi)核的性能和功耗。

創(chuàng)新工藝技術(shù)和邏輯庫設(shè)計(jì)功能的結(jié)合，以及最新的EDA工具創(chuàng)新和流程，使系統(tǒng)級芯片（SoC）設(shè)計(jì)人員能夠利用他們的設(shè)計(jì)技能，設(shè)計(jì)出最高性能、 最低成本、最低功耗的產(chǎn)品。

1. 通過全局工藝角簽核來提升系統(tǒng)級芯片（SoC）性能

傳統(tǒng)開發(fā)的邏輯庫，包括總工藝角工藝、電壓、溫度（PVT）模擬試驗(yàn)，可反映典型的P溝道和N溝道晶體管性能，統(tǒng)計(jì)學(xué)上性能最慢的（slow-slow或SS在3 sigma）和性能最快的（fast-fast或FF在3 sigma）。這些工藝角用于模擬典型的預(yù)期性能、最慢情況（用于觸發(fā)器setup）和最快情況（用于觸發(fā)器hold），且包括預(yù)期die和die之間、wafer和wafer之間以及l(fā)ot和lot之間的變化，從而確保良率。

由于工藝變異性的降低，臺(tái)積電（TSMC）能夠提供高良率的新工藝角，稱之為slow-slow global（SSG）。與之前的28HPM工藝相比提高了10-15％的性能，這需要更保守的SS 簽核 （圖1）。工藝變異性改進(jìn)可使處理器運(yùn)行速度提高10-15％，因此，28HPC邏輯庫必須能夠支持在更高的速度下電路的額外動(dòng)態(tài)功耗和電遷移要求。

圖1. 臺(tái)積電（TSMC）28HPC SSG工藝角和28HPM SS 工藝角

2. 隨著工藝變異性減小，閘門漏電流也減少

HPC工藝變異性的改進(jìn)降低了晶體管泄漏，因此根據(jù)不同的工藝選項(xiàng)和條件，28HPC工藝將比28HPM減少約20％的漏電量（圖2）。

圖2. TSMC 28HPC FFG工藝角和28HPM FFG工藝角

3.使用28HPC +改進(jìn)工藝秘訣

臺(tái)積電（TSMC）利用28HPC +改善了28HPM和28HPC上使用的高K金屬工藝，具有新的摻雜特性，并從高K金屬閘上分離了一些原子，提高了15％的性能和降低25％的漏電流。

圖3.左邊的曲線顯示了28HPC的性能分布，右圖顯示了28HPC +的性能分布。請注意，這些曲線比較了相同的SSG工藝角

圖4.右側(cè)曲線顯示28HPC的漏電分布，左側(cè)顯示28HPC +處的漏電分布。請注意，這些曲線比較了相同的FFG工藝角

因?yàn)檫@是工藝中心的平移，而不僅僅是工藝的加強(qiáng)，現(xiàn)有的電路塊或其它IP塊至少需要重新驗(yàn)證是否存在違例，或重新進(jìn)行綜合以利用改良的性能和漏電。

4.更長的溝道長度減少漏電

工藝改進(jìn)帶動(dòng)了臺(tái)積電（TSMC）設(shè)計(jì)規(guī)則的變化，使得邏輯庫相對于TSMC 28HPM可以有更多的柵極長度范圍。

同時(shí)，新的靈活設(shè)計(jì)規(guī)則去除了一些光刻步驟，使得以30nm，35nm和40nm繪制的單元格能夠以稍大的柵極間距來改善性能或漏電。

圖5.上面的圖顯示,與下面的28HPM工藝相比，TSMC 28HPC / HPC +工藝的140nm間距和3個(gè)柵極長度，為連接提供了更多空間

更寬范圍的柵極長度和相關(guān)的光刻簡化，使設(shè)計(jì)人員能夠使用28HPC優(yōu)化的邏輯庫，以及綜合和布局布線工具中最新的漏電優(yōu)化功能，得到更廣泛的性能與漏電折中范圍。

5.靈活的設(shè)計(jì)規(guī)則加強(qiáng)高密度

臺(tái)積電在28HPC / HPC +工藝中的靈活設(shè)計(jì)規(guī)則和更高的性能，使設(shè)計(jì)人員能夠在邏輯庫中使用更矮的單元格高度，以便在一些能滿足時(shí)序要求的block設(shè)計(jì)中，得到更小的芯片面積。使用較矮的邏輯庫和實(shí)現(xiàn)更高速度之間存在一個(gè)折中，因?yàn)檩^矮的邏輯庫需要更大的驅(qū)動(dòng)單元，從而有可能抵消面積節(jié)省。 每個(gè)邏輯庫在單元高度和性能之間都具有“最佳點(diǎn)”，以此來提供優(yōu)化結(jié)果 ，但是采用更低高度的單元并不總是最好的辦法。

圖6：在較低的頻率下，較矮的邏輯庫可以是某些block的最優(yōu)選擇

也就是說，臺(tái)積電的靈活設(shè)計(jì)規(guī)則使更矮的單元變得更容易繞線，如果邏輯庫設(shè)計(jì)者利用布局和布線工具中的最新功能來設(shè)計(jì)邏輯庫，則可通過更好的連接可能性來得到更高的利用率。

6.可大幅改良PPA的邏輯庫設(shè)計(jì)創(chuàng)新

結(jié)合TSMC 28HPC / HPC +工藝與創(chuàng)新的邏輯庫設(shè)計(jì)和優(yōu)化布局的優(yōu)點(diǎn)，可以幫助設(shè)計(jì)工程師通過綜合和布局布線完成RTL數(shù)字邏輯設(shè)計(jì)。 使用優(yōu)化的邏輯庫電路（如組合邏輯，多重建立、多重延遲觸發(fā)器和多位觸發(fā)器（MBFF））以及TSMC 28HPC / HPC +工藝來獲得面積及性能優(yōu)勢。

組合單元

優(yōu)化寄存器到寄存器路徑需要豐富的標(biāo)準(zhǔn)單元庫，其中包含適當(dāng)?shù)墓δ埽?qū)動(dòng)強(qiáng)度和設(shè)計(jì)變化。需要合成優(yōu)化功能（與非、或非、與、或、反相器、緩沖器、異或、同或、多路選擇器、加法器、壓縮器等），以創(chuàng)建最佳綜合效果，優(yōu)化的布局技術(shù)需要最大限度地利用最新的繞線算法來消除擁塞。先進(jìn)的綜合和布局布線工具可以利用不同的驅(qū)動(dòng)強(qiáng)度，以最佳地處理由單元之間的設(shè)計(jì)拓?fù)浜臀锢砭嚯x產(chǎn)生的不同扇出和負(fù)載。

時(shí)序單元

觸發(fā)器的建立時(shí)間加上延遲時(shí)間有時(shí)被稱為“死區(qū)”或“黑洞”時(shí)間。 像時(shí)鐘不確定性一樣，該時(shí)間可以侵蝕每個(gè)時(shí)鐘周期，而該周期內(nèi)本可以進(jìn)行一些有用的計(jì)算工作。 需要各種類型的高性能觸發(fā)器來對這死區(qū)時(shí)間進(jìn)行優(yōu)化處理。延遲優(yōu)化的觸發(fā)器（多重延遲觸發(fā)器）快速地將信號發(fā)送到關(guān)鍵路徑邏輯中，而建立時(shí)間優(yōu)化的觸發(fā)器（多重建立時(shí)間觸發(fā)器）則可以更快的捕獲寄存器。綜合和繞線優(yōu)化工具可以有效利用這些多重建立或多重延遲觸發(fā)器組，從而提高15-20％的性能。

圖7：時(shí)序單元用于解決高性能核心設(shè)計(jì)挑戰(zhàn)。多重觸發(fā)器可實(shí)現(xiàn)定向優(yōu)化

圖8：將兩個(gè)單位觸發(fā)器組合成具有共享時(shí)鐘的雙觸發(fā)器

多位觸發(fā)器提供了一組額外的觸發(fā)器，已經(jīng)針對功耗和面積進(jìn)行了優(yōu)化，在性能和布局靈活性方面進(jìn)行了輕微的折中。觸發(fā)器共享一個(gè)公共時(shí)鐘引腳，這便降低了多位觸發(fā)器單元中N個(gè)觸發(fā)器的總時(shí)鐘負(fù)載，減少相應(yīng)的漏電功耗，并明顯降低時(shí)鐘樹上的動(dòng)態(tài)功耗（雙重觸發(fā)高達(dá)50％，四重或八重會(huì)降低更多）。

多位觸發(fā)器通常用于不在最高芯片工作頻率的關(guān)鍵路徑模塊中。它們的范圍從小型的面向總線的系統(tǒng)級芯片（SoC）配置數(shù)據(jù)寄存器（僅在上電時(shí)計(jì)時(shí)）到每個(gè)周期都計(jì)時(shí)的、同時(shí)之間有多種變量的主要數(shù)據(jù)路徑。系統(tǒng)級芯片（SoC）設(shè)計(jì)人員使用替換比率，通過設(shè)計(jì)中標(biāo)準(zhǔn)觸發(fā)器的被替代的數(shù)量來衡量，和其產(chǎn)生的PPA改進(jìn)結(jié)果，以確定其整體芯片功率和面積節(jié)省量。多位觸發(fā)器和被替代的單位觸發(fā)器也必須具有相同的功能（時(shí)鐘邊沿、置位/復(fù)位和掃描配置）。

圖7顯示了一個(gè)32位處理器，該處理器用TSMC 28HPM（藍(lán)線）的邏輯庫綜合，且再次用TSMC 28HPC（橙色線）邏輯庫綜合，您可以發(fā)現(xiàn)會(huì)得到更小的面積以及更高的性能。而使用Synopsys高性能核心設(shè)計(jì)套件中的創(chuàng)新邏輯單元將使系統(tǒng)級芯片（SoC）設(shè)計(jì)人員在更小的面積內(nèi)實(shí)現(xiàn)給定頻率或者得到更高的頻率，如紅色和藍(lán)色虛線所示。使用28HPC +工藝將該曲線向右移動(dòng)15％。

圖9：使用Synopsys邏輯庫將28HPM工藝與28HPC工藝進(jìn)行比較，并添加Synopsys HPC設(shè)計(jì)工具庫，通過時(shí)序約束來設(shè)計(jì)32位處理器，直到該庫無法使時(shí)序收斂

與最新數(shù)字EDA工具功能結(jié)合

TSMC 28HPC/HPC+工藝的邏輯庫必須通過數(shù)字EDA工具來進(jìn)行綜合，布局，繞線，驗(yàn)證和優(yōu)化以獲得最優(yōu)的性能，功耗和設(shè)計(jì)規(guī)則兼容性。數(shù)字EDA工具和流程使設(shè)計(jì)人員能夠充分利用電路創(chuàng)新，如多位觸發(fā)器和緊湊布局設(shè)計(jì)成最有效的邏輯庫。

總結(jié)

臺(tái)積電（TSMC）的28HPC高K金屬閘工藝改進(jìn)了工藝規(guī)則和可變性，以利用更少的功耗實(shí)現(xiàn)更小的設(shè)計(jì)，更高的性能。 臺(tái)積電（TSMC）的新型28HPC +工藝進(jìn)一步推動(dòng)了其發(fā)展，并提供了令人難以抗拒的平臺(tái)。如果他們擁有合適的邏輯庫，并充分利用這些新的流程功能，領(lǐng)先的綜合、布局和繞線工具可以最大利用這些工藝的改進(jìn)來滿足嚴(yán)格的設(shè)計(jì)規(guī)范要求。采用TSMC 28HPC / HPC + 工藝的Synopsys邏輯庫和領(lǐng)先的EDA工具，旨在使系統(tǒng)級芯片（SoC）設(shè)計(jì)人員能夠追求性能、面積和功耗的極限，并充分利用這些新工藝的功能。