【現象描述】

某產品的結構如圖2.58所示。

在進行電源端口±2 kV、信號端口±1kV的電快速瞬變脈沖群（EFT/B）測試時發現，當P1、P2、P3同時接地時，測試均不能通過；當只有P1接地時，電源口的EFT/B測試可以通過，信號電纜1與信號電纜2測試均不能通過；當P1、P2接地P3不接地時，電源口與信號電纜1（屏蔽電纜）的EFT/B測試可以通過，但是信號電纜2（屏蔽電纜）的EFT/B測試不能通過；當P1、P3接地P2不接地時，電源口與信號電纜2的EFT/B測試可以通過，但是信號電纜3的EFT/B測試不能通過；當P1、P2、P3都接地時，所有端口的EFT/B測試不能通過。

從以上結果看，沒有一種接地方式可以讓產品所有端口的EFT/B測試通過。

【原因分析】

要分析原因，先大致看看EFT/B信號干擾測試的特點與實質。EFT/B（電快速瞬變脈沖群），由電路中的感性負載斷開時產生。其特點是不是單個脈沖，而是一連串的脈沖， 圖1.12所示是電快速瞬變脈沖群波形，而且其單個脈沖波形前沿t r可達5ns，半寬T可達50 ns,，這就注定了脈沖群干擾具有極其豐富的諧波成分。幅度較大的諧波頻率至少可以達到1/πt r，亦即可以達到60MHz左右，電源線、EUT、信號線與參考接地板之間均有寄生電容存在。這些寄生電容的存在給EFT/B 干擾提供高頻的注入路徑。因此，試驗時EFT/B干擾電流會以共模的形式通過各種寄生電容注入到電路的各個部位，如圖2.59所示，對電路產生較大的影響。

一連串的脈沖可以在電路的輸入端產生累計效應，使干擾電平的幅度最終超過電路的噪聲門限。從這個機理上看，脈沖串的周期越短，對電路的影響越大。當脈沖串中的每個脈沖相距很近時，電路的輸入電容沒有足夠的時間放電，就又開始新的充電，容易達到較高的電平。當這個電平足以影響電路正常的工作時，系統就表現出受到干擾。

實際上在EFT/B 試驗中，整個試驗的原理圖如圖2.60所示。

圖中，EFT為干擾源，測試時，干擾源分別施加在DC電源口，signal cable1上與signal cable2上；C1、C2是EUT電源輸入口的Y電容；C3、C4是信號電纜對參考地的分布電容；P1、P2、P3分別是三個可以接地的接地點；頂層PCB與底層PCB分別是這個EUT中的放置在上面的PCB板和放置在下面的PCB板，兩板信號之間通過排針互連。Z1～Zn表示信號排針的阻抗；Zg1表示地排針的阻抗；Zg2表示P2 、P3 之間互連PCB印制走線的阻抗。

EFT/B 干擾造成設備失效的機理是利用干擾信號對設備線路結電容的充電，在上面的能量積累到一定程度之后，就可能引起線路（乃至系統）出錯。這個結電容充電的過程也就是EFT/B干擾的共模電流流過EUT的過程，流過EUT的共模電流的大小和時間直接決定了EFT/B試驗結果。

圖2.60中的箭頭線表示試驗時共模電流的流向，由此可見，在EFT/B的干擾源的遠端接地會促進EFT/B共模電流流過EUT內部電路，當共模電流流過內部電路時，電流流經的阻抗是決定干擾影響度的關鍵，如果阻抗較大，則就會有較大的壓降產生，即EUT會受到較大的干擾，阻抗較小則反之。在本產品中，上、下板之間通過排針互連顯然高頻下阻抗較大（一般一個PCB板上的接插件，有520μH的分布電感；一個雙列直插的24引腳集成電路插座，引入4μH~18μH的分布電感）。三個接地點之間也只是通過較窄的PCB走線互連，阻抗也較大。從這方面來說，該EUT一方面需要單點接地來減小共模電流流過EUT內部電路。另一方面，從阻抗分析及試驗現象上看，三個接地點之間存在區別，或者說三個接地點之間存在較大的阻抗，這樣一來需要通過一定的方法來降低三個接地點之間的阻抗，以使共模電流流過時，壓降較小，這對試驗成功也非常有利。

關于地線的阻抗問題再做以下補充說明：

談到地線的阻抗引起的地線上各點之間的電位差能夠造成電路的誤動作，許多人覺得不可思議。用歐姆表測量地線的電阻時，地線的電阻往往在毫歐姆級，電流流過這么小的電阻時怎么會產生這么大的電壓降，導致電路工作的異常。

要搞清這個問題，首先要區分開導線的電阻與阻抗兩個不同的概念。電阻指的是在直流狀態下導線對電流呈現的阻抗，而阻抗指的是交流狀態下導線對電流的阻抗，這個阻抗主要是由導線的電感引起的。任何導線都有電感，當頻率較高時，導線的阻抗遠大于直流電阻，表2-2給出的數據說明了這個問題。在實際電路中，干擾的信號往往是脈沖信號，脈沖信號包含豐富的高頻成分，因此會在地線上產生較大的電壓。對于數字電路而言，干擾的頻率是很高的，因此地線阻抗對數字電路的影響是十分可觀的。

如果將10 Hz 時的阻抗近似認為是直流電阻，可以看出當頻率達到10 MHz時，對于1m長導線，它的阻抗是直流電阻的1000倍至10萬倍。因此對于射頻電流，當電流流過地線時，電壓降是很大的。

從表2-2還可以看出，增加導線的直徑對于減小直流電阻是十分有效的，但對于減小交流阻抗的作用很有限。而在EMC中，人們最關心的是交流阻抗。為了減小交流阻抗，常常采用平面的方式，就像PCB中設置完整的地平面或電源平面那樣，而且盡量較少過孔、縫隙等，當然也可以用金屬結構件來作為不完整地平面的補充，以降低地平面阻抗。一般可以認為完整的、無過孔的地平面上任何兩點間在100 MHz的頻率時，阻抗可以認為是3 mΩ, 在這種地平面下，對于TTL電路至少可以承受600A的脈沖電流（即600 A電流流過是產生1.8V 的壓降),而電快速瞬變的最大電流在4 kV下也只有80 A（受電快速瞬變脈沖群發生器500內阻的限制）。在實 際應用中，地平面不可能沒有過孔，如果平面中有過孔或由過孔造成的縫隙、開槽，如圖 2.61所示。

每1cm長的縫隙就會造成10nH電感，那么當有80 A 電流流過時就會產生壓降：

U=LdI/dt=160V

式中，L是縫隙造成的電感，這里假設1cm長的縫隙就會造成10 nH;

dI是快速瞬變脈沖造成的電流，這里假設最大80A;

dt 是快速瞬變脈沖造成的電流的上升沿時間5ns。

160V顯然對TTL電路來說是個非常危險的電壓，此時必須通過接地、濾波、金屬平面等方式來解決電快速瞬變干擾問題。可見，具有完整地平面對提高抗于擾能力的重要性，尤其對于不接地的設備來講，完整地平面顯得更為重要。

【處理措施】

從以上的分析可以得出以下主要解決方式：

（1）將多個接地點改成單個接地點，即圖中的P2、P3僅接電纜的屏蔽層，取消試驗和實際使用時接參考地的接地線，僅保留P1用來試驗和實際使用時接地。

（2）用一塊金屬片將P1、P2、P3連接在一起，而且保證P1、P2、P3的任何兩點間的長寬比小于3，即保證很低的阻抗。

經過以上兩點改進后，再進行試驗，測試通過。電源端口通過±2kV測試，信號端口通過±1kV測試。

【思考與啟示】

（1）在高頻的EMC范疇中，多點接地時的各個接地點之間的等電位連接對EMC非常重要，確認等電位連接的可靠方式是確認任何兩點間的導體連接部分長寬比小于5(長寬比小于3將取得更好的效果)。

（2）相對于EFT/B 干擾源的遠端接地對EUT的抗干擾能力是不利的，這樣必然促進干擾的共模電流流過電路的地平面。

（3）接地平面的完整不但對EMS有很重要的作用，同樣對EMI也很重要。

（4）有關接地系統所關心的重要領域包括：

● 通過對高頻元件的仔細布局，減小電流環路的面積或使其極小化。

● 對PCB或系統分區時，使高帶寬的噪聲電路與低頻電路分開。

● 設計PCB或系統時，使干擾電流不通過公共的接地回路影響其他電路。

● 仔細選擇接地點以使環路電流、接地阻抗及電路的轉移阻抗最小。

● 把通過接地系統的電流考慮為注入或從電路中流出的噪聲。

● 把非常敏感(低噪聲容限)的電路連接到一穩定的接地參考源上，敏感電路所在區域的地平面阻抗最小。