在電路設計中，一般我們很關心信號的質量問題，但有時我們往往局限在信號線上進行研究，而把電源和地當成理想的情況來處理，雖然這樣做能使問題簡化，但在高速設計中，這種簡化已經是行不通的了。盡管電路設計比較直接的結果是從信號完整性上表現出來的，但我們絕不能因此忽略了電源完整性設計。因為電源完整性直接影響最終PCB板的信號完整性。電源完整性和信號完整性二者是密切關聯的，而且很多情況下，影響信號畸變的主要原因是電源系 統。例如，地反彈噪聲太大、去耦電容的設計不合適、回路影響很嚴重、多電源/地平面的分割不好、地層設計不合理、電流不均勻等等。

1) 去耦電容

我們都知道在電源和地之間加一些電容可以降低系統的噪聲，但是到底在電路板上加多少電容？每個電容的容值多大合適？每個電容放在什么位置更好？

類似這些問題我們一般都沒有去認真考慮過，只是憑設計者的經驗來進行，有時甚至認為電容越少越好。

在高速設計中，我們必須考慮電容的寄生參數，定量的計算出去耦電容的個數以及每個電容的容值和放置的具體的位置，確保系統的阻抗在控制范圍之內，一個基本的原則是需要的去耦電容，一個都不能少，多余的電容，一個也不要。

2) 地反彈

當高速器件的邊緣速率低于0.5ns時，來自大容量數據總線的 數據交換速率特別快，當它在電源層中產生足以影響信號的強波紋時，就會產生電源不穩定問題。當通過地回路的電流變化時，由于回路電感會產生一個電壓，當上 升沿縮短時，電流變化率增大，地反彈電壓增加。此時，地平面(地線)已經不是理想的零電平，而電源也不是理想的直流電位。當同時開關的門電路增加時，地反 彈變得更加嚴重。對于128位的總線，可能有50_100個I/O線在相同的時鐘沿切換。這時，反饋到同時切換的I/O驅動器的電源和地回路的電感必須盡 可能的低，否則，連到相同的地上的靜止將出現一個電壓毛刷。地反彈隨處可見，如芯片、封裝、連接器或電路板上都有可能會出現地反彈，從而導致電源完整性問題。

從技術的發展角度來看，器件的上升沿將只會減少，總線的寬度將只會增加。保持地反彈在可接受的唯一方法是減少電源和地分布電感。對 于，芯片，意味著，移到一個陣列晶片，盡可能多地放置電源和地，且到封裝的連線盡可能短，以減少電感。對于，封裝，意味著移動 層封裝，使電源的地平面的間距更近，如在BGA封裝中用的。對于連接器，意味著使用更多的地引腳或重新設計連接器使其具有內部的電源和地平面，如基于連接 器的帶狀軟線。對于電路板，意味著使相鄰的電源和地平面盡可能地近。由于電感和長度成正比，所以盡可能使電源和地的連線短將降低地噪聲。

3) 電源分配系統

電源完整性設計是一件十分復雜的事情，但是如何近年控制電源系統(電源和地平面)之間阻抗是設計的關鍵。理論上講，電源系統間的阻抗越低越好，阻抗越 低，噪聲幅度越小，電壓損耗越小。實際設計中我們可以通過規定最大的電壓和電源變化范圍來確定我們希望達到的目標阻抗，然后，通過調整電路中的相關因素使 電源系統各部分的阻抗(與頻率有關)目標阻抗去逼近。