在摩爾定律的指導(dǎo)下，集成電路的制造工藝一直在往前演進。得意與這幾年智能手機的流行，大家對節(jié)點了解甚多。例如40nm、28nm、20nm、16nm等等，但是你知道的這些節(jié)點的真正含義嗎？你知道他們是怎么演進的嗎？我們來看一下這個報道。

首先解析一下技術(shù)節(jié)點的意思是什么。

常聽說的，諸如，臺積電16nm工藝的Nvidia GPU、英特爾14nm工藝的i5，等等，這個長度的含義，具體的定義需要詳細的給出晶體管的結(jié)構(gòu)圖才行，簡單地說，在早期的時候，可以姑且認為是相當(dāng)于晶體管的尺寸。

為什么這個尺寸重要呢？因為晶體管的作用，簡單地說，是把電子從一端(S)，通過一段溝道，送到另一端(D)，這個過程完成了之后，信息的傳遞就完成了。因為電子的速度是有限的，在現(xiàn)代晶體管中，一般都是以飽和速度運行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。這個溝道的長度，和前面說的晶體管的尺寸，大體上可以認為是一致的。但是二者有區(qū)別，溝道長度是一個晶體管物理的概念，而用于技術(shù)節(jié)點的那個尺寸，是制造工藝的概念，二者相關(guān)，但是不相等。

在微米時代，一般這個技術(shù)節(jié)點的數(shù)字越小，晶體管的尺寸也越小，溝道長度也就越小。但是在22nm節(jié)點之后，晶體管的實際尺寸，或者說溝道的實際長度，是長于這個數(shù)字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。

根據(jù)現(xiàn)在的了解，晶體管的縮小過程中涉及到三個問題，分別是：

第一，為什么要把晶體管的尺寸縮小？以及是按照怎樣的比例縮小的？這個問題就是在問，縮小有什么好處？

第二，為什么技術(shù)節(jié)點的數(shù)字不能等同于晶體管的實際尺寸？或者說，在晶體管的實際尺寸并沒有按比例縮小的情況下，為什么要宣稱是新一代的技術(shù)節(jié)點？這個問題就是在問，縮小有什么技術(shù)困難？

第三，具體如何縮小？也就是，技術(shù)節(jié)點的發(fā)展歷程是怎樣的？在每一代都有怎樣的技術(shù)進步？這也是題主所提的真正的問題。在這里我特指晶體管的設(shè)計和材料，前面已經(jīng)說明過了。

下面盡我所能來回答，歡迎指正。

為什么要縮小晶體管尺寸？

第一個問題，因為晶體管尺寸越小，速度就越快。這個快是可以直接翻譯為基于晶體管的集成電路芯片的性能上去的。下面以微處理器CPU為例，首先上圖，來源是《40 Years of Microprocessor Trend Data》

這張圖的信息量很大，這里相關(guān)的是綠色的點，代表CPU的時鐘頻率，越高當(dāng)然越快。可以看出直到2004年左右，CPU的時鐘頻率基本是指數(shù)上升的，背后的主要原因就是晶體管的尺寸縮小。

另外一個重要的原因是，尺寸縮小之后，集成度（單位面積的晶體管數(shù)量）提升，這有多個好處，一來可以增加芯片的功能，二來更重要的是，根據(jù)摩爾定律，集成度提升的直接結(jié)果是成本的下降。這也是為什么半導(dǎo)體行業(yè)50年來如一日地追求摩爾定律的原因，因為如果達不到這個標(biāo)準(zhǔn)，你家的產(chǎn)品成本就會高于能達到這個標(biāo)準(zhǔn)的對手，你家就倒閉了。

還有一個原因是晶體管縮小可以降低單個晶體管的功耗，因為縮小的規(guī)則要求，同時會降低整體芯片的供電電壓，進而降低功耗。

但是有一個重要的例外，就是從物理原理上說，單位面積的功耗并不降低。因此這成為了晶體管縮小的一個很嚴(yán)重的問題，因為理論上的計算是理想情況，實際上，不僅不降低，反而是隨著集成度的提高而提高的。在2000左右的時候，人們已經(jīng)預(yù)測，根據(jù)摩爾定律的發(fā)展，如果沒有什么技術(shù)進步的話，晶體管縮小到2010左右時，其功耗密度可以達到火箭發(fā)動機的水平，這樣的芯片當(dāng)然是不可能正常工作的。即使達不到這個水平，溫度太高也會影響晶體管的性能。

事實上，業(yè)界現(xiàn)在也沒有找到真正徹底解決晶體管功耗問題的方案，實際的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時鐘頻率。因此在上圖中，2005年以后，CPU頻率不再增長，性能的提升主要依靠多核架構(gòu)。這個被稱作“功耗墻”，至今仍然存在，所以你買不到5GHZ的處理器，4G的都幾乎沒有。

以上是三個縮小晶體管的主要誘因。可以看出，都是重量級的提升性能、功能、降低成本的方法，所以業(yè)界才會一直堅持到現(xiàn)在。

那么是怎樣縮小的呢？物理原理是恒定電場，因為晶體管的物理學(xué)通俗的說，是電場決定的，所以只要電場不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱為Dennard Scaling，提出者是IBM。

電場等于電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。

如何縮小尺寸？簡單粗暴：將面積縮小到原來的一半就好了。面積等于尺寸的平方，因此尺寸就縮小大約0.7。如果看一下晶體管技術(shù)節(jié)點的數(shù)字：

130nm、90nm、 65nm、 45nm、 32nm、 22nm、 14nm、 10nm、 7nm (5nm)

會發(fā)現(xiàn)是一個大約為0.7為比的等比數(shù)列，就是這個原因。當(dāng)然，前面說過，在現(xiàn)在，這只是一個命名的習(xí)慣，跟實際尺寸已經(jīng)有差距了。

為什么節(jié)點的數(shù)字不能等同于晶體管的實際尺寸？

第二個問題，為什么現(xiàn)在的技術(shù)節(jié)點不再直接反應(yīng)晶體管的尺寸呢？

原因也很簡單，因為無法做到這個程度的縮小了。有三個原因是主要的：

首先，原子尺度的計量單位是安，為0.1nm。

10nm的溝道長度，也就只有不到100個硅原子而已。晶體管本來的物理模型這樣的：用量子力學(xué)的能帶論計算電子的分布，但是用經(jīng)典的電流理論計算電子的輸運。電子在分布確定之后，仍然被當(dāng)作一個粒子來對待，而不是考慮它的量子效應(yīng)。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種復(fù)雜的物理效應(yīng)，晶體管的電流模型也不再適用。

其次，即使用經(jīng)典的模型，性能上也出了問題，這個叫做短溝道效應(yīng)，其效果是損害晶體管的性能。

短溝道效應(yīng)其實很好理解，通俗地講，晶體管是一個三個端口的開關(guān)。前面已經(jīng)說過，其工作原理是把電子從一端(源端）弄到另一端(漏端），這是通過溝道進行的，另外還有一個端口（柵端）的作用是，決定這條溝道是打開的，還是關(guān)閉的。這些操作都是通過在端口上加上特定的電壓來完成的。

晶體管性能依賴的一點是，必須要打得開，也要關(guān)得緊。短溝道器件，打得開沒問題，但是關(guān)不緊，原因就是尺寸太小，內(nèi)部有很多電場上的互相干擾，以前都是可以忽略不計的，現(xiàn)在則會導(dǎo)致柵端的電場不能夠發(fā)揮全部的作用，因此關(guān)不緊。關(guān)不緊的后果就是有漏電流，簡單地說就是不需要、浪費的電流。

這部分電流可不能小看，因為此時晶體管是在休息，沒有做任何事情，卻在白白地耗電。目前，集成電路中的這部分漏電流導(dǎo)致的能耗，已經(jīng)占到了總能耗的接近半數(shù)，所以也是目前晶體管設(shè)計和電路設(shè)計的一個最主要的目標(biāo)。

最后，制造工藝也越來越難做到那么小的尺寸了。

決定制造工藝的最小尺寸的東西，叫做光刻機。它的功能是，把預(yù)先印制好的電路設(shè)計，像洗照片一樣洗到晶片表面上去，在我看來就是一種bug級的存在，因為吞吐率非常地高。否則那么復(fù)雜的集成電路，如何才能制造出來呢？比如英特爾的奔騰4處理器，據(jù)說需要30多還是40多張不同的設(shè)計模板，先后不斷地曝光，才能完成整個處理器的設(shè)計的印制。

但是光刻機，顧名思義，是用光的，當(dāng)然不是可見光，但總之是光。

而稍有常識就會知道，所有用光的東西，都有一個本質(zhì)的問題，就是衍射。光刻機不例外。

因為這個問題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。

目前的主流生產(chǎn)工藝采用荷蘭艾斯摩爾生產(chǎn)的步進式光刻機，所使用的光源是193nm的氟化氬(ArF)分子振蕩器（這個名稱記不清了）產(chǎn)生的，被用于最精細的尺寸的光刻步驟。

相比之下，目前的最小量產(chǎn)的晶體管尺寸是20nm (14nm node)，已經(jīng)有了10倍以上的差距。

有人問為何沒有衍射效應(yīng)呢？答案是業(yè)界十多年來在光刻技術(shù)上投入了巨資，先后開發(fā)了各種魔改級別的暴力技術(shù)，諸如浸入式光刻（把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通過180度反向的方式來讓產(chǎn)生的衍射互相抵消，提高精確度），等等，可歌可泣，就這樣一直撐到了現(xiàn)在，支持了60nm以來的所有技術(shù)節(jié)點的進步。

那又有人問，為何不用更小波長的光源呢？答案是，工藝上暫時做不到。

是的，高端光刻機的光源，是世界級的工業(yè)難題。

以上就是目前主流的深紫外曝光技術(shù)(DUV)。業(yè)界普遍認為，7nm技術(shù)節(jié)點是它的極限了，甚至7nm都不一定能夠做到量產(chǎn)。下一代技術(shù)仍然在開發(fā)之中，被稱為極紫外(EUV)，其光源降到了13nm。但是別高興地太早，因為在這個波長，已經(jīng)沒有合適地介質(zhì)可以用來折射光，構(gòu)成必須的光路了，因此這個技術(shù)里面的光學(xué)設(shè)計，全部是反射，而在如此高的精度下，設(shè)計如此復(fù)雜的反射光路，本身就是難以想象的技術(shù)難題。

這還不算（已經(jīng)能克服了），最難的還是光源，雖然可以產(chǎn)生所需的光線，但是強度遠低于工業(yè)生產(chǎn)的需求，造成EUV光刻機的晶圓產(chǎn)量達不到要求，換言之拿來用就會賠本。一臺這種機器，就是上億美元。所以EUV還屬于未來。

有以上三個原因，其實很早開始就導(dǎo)致晶體管的尺寸縮小進入了深水區(qū)，越來越難，到了22nm之后，已經(jīng)無法做大按比例縮小了，因此就沒有再追求一定要縮小，反而是采用了更加優(yōu)化的晶體管設(shè)計，配合上CPU架構(gòu)上的多核多線程等一系列技術(shù)，繼續(xù)為消費者提供相當(dāng)于更新?lián)Q代了的產(chǎn)品性能。

因為這個原因，技術(shù)節(jié)點的數(shù)字仍然在縮小，但是已然不再等同于晶體管的尺寸，而是代表一系列構(gòu)成這個技術(shù)節(jié)點的指標(biāo)的技術(shù)和工藝的總和。

晶體管縮小過程中面對的問題

第三個問題，技術(shù)節(jié)點的縮小過程中，晶體管的設(shè)計是怎樣發(fā)展的。

首先搞清楚，晶體管設(shè)計的思路是什么。主要的無非兩點：第一提升開關(guān)響應(yīng)度，第二降低漏電流。

為了講清楚這個問題，最好的方法是看圖。晶體管物理的圖，基本上搞清楚一張就足夠了，就是漏電流-柵電壓的關(guān)系圖，比如下面這種：

橫軸代表柵電壓，縱軸代表漏電流，并且縱軸一般是對數(shù)坐標(biāo)。

前面說過，柵電壓控制晶體管的開關(guān)。可以看出，最好的晶體管，是那種能夠在很小的柵電壓變化內(nèi)，一下子就從完全關(guān)閉（漏電流為0），變成完全打開（漏電流達到飽和值），也就是虛線。這個性質(zhì)有多方面的好處，接下來再說。

顯然這種晶體管不存在于這個星球上。原因是，在經(jīng)典的晶體管物理理論下，衡量這個開關(guān)響應(yīng)能力的標(biāo)準(zhǔn)，叫做Subthreshold Swing(SS，不是黨衛(wèi)軍...），有一個極限值，約為60，背后的原因就不細說了。

英特爾的數(shù)據(jù)上，最新的14nm晶體管，這個數(shù)值大概是70左右（越低越好）。

并且，降低這個值，和降低漏電流、提升工作電流（提高速度）、降低功耗等要求，是等同的，因為這個值越低，在同樣的電壓下，漏電流就越低。而為了達到同樣的工作電流，需要的電壓就越低，這樣等同于降低了功耗。所以說這個值是晶體管設(shè)計里面最重要的指標(biāo)，不過分。

圍繞這個指標(biāo)，以及背后的晶體管性能設(shè)計的幾個目標(biāo)，大家都做了哪些事情呢？

先看工業(yè)界，畢竟實踐是檢驗真理的唯一標(biāo)準(zhǔn)。下面是我的記憶，和節(jié)點的對應(yīng)不一定完全準(zhǔn)確，但具體的描述應(yīng)該沒錯：

65nm 引入Ge strained的溝道。

strain我不知道如何翻譯成中文詞匯，但是其原理是通過在適當(dāng)?shù)牡胤綋诫s一點點的鍺到硅里面去，鍺和硅的晶格常數(shù)不同，因此會導(dǎo)致硅的晶格形狀改變，而根據(jù)能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高晶體管的工作電流。而在實際中，人們發(fā)現(xiàn)，這種方法對于空穴型溝道的晶體管(pmos)，比對電子型溝道的晶體管(nmos)，更加有效。

里程碑的突破，45nm引入高K值的絕緣層

45nm 引入了高k值絕緣層/金屬柵極的配置。

這個也是一個里程碑的成果，我在念書的時候曾經(jīng)有一位幫他搬過磚的教授，當(dāng)年是在英特爾開發(fā)了這項技術(shù)的團隊的主要成員之一，因此對這一點提的特別多，耳濡目染就記住了。

這是兩項技術(shù)，但其實都是為了解決同一個問題：在很小的尺寸下，如何保證柵極有效的工作。

前面沒有細說晶體管的結(jié)構(gòu)，下面補一張圖：

這是一個最基本的晶體管的結(jié)構(gòu)示意圖，現(xiàn)在的晶體管早就不長這樣了，但是任何半導(dǎo)體物理都是從這兒開始講起的，所以這是“標(biāo)配版”的晶體管，又被稱為體硅(bulk)晶體管。

gate就是柵。

其中有一個oxide，絕緣層，前面沒有提到，但是卻是晶體管所有的構(gòu)件中，最關(guān)鍵的一個。它的作用是隔絕柵極和溝道。因為柵極開關(guān)溝道，是通過電場進行的，電場的產(chǎn)生又是通過在柵極上加一定的電壓來實現(xiàn)的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進了溝道，那么還談什么開關(guān)？早就漏了。

所以需要絕緣層。為什么叫oxide(or "dielectric")而不叫insulator呢？因為最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數(shù)（衡量絕緣性的，越高，對晶體管性能來說，越好）約是3.9。一個好的絕緣層是晶體管的生命線，這個“好”的定義在這里不多說了，但是要說明，硅天然就具有這么一個性能超級好的絕緣層，對于半導(dǎo)體工業(yè)來說，是一件有歷史意義的幸運的事情。有人曾經(jīng)感慨，說上帝都在幫助人類發(fā)明集成電路，首先給了那么多的沙子（硅晶圓的原料），又給了一個完美的自然絕緣層。所以至今，硅極其難被取代，一個重要原因就是，作為制造晶體管的材料，其綜合性能太完美了。

二氧化硅雖好，在尺寸縮小到一定限度時，也出現(xiàn)了問題。別忘了縮小的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會發(fā)生隧穿效應(yīng)而越過絕緣層的能帶勢壘，產(chǎn)生漏電流。可以想象為穿過一堵比自己高的墻。這個電流的大小和絕緣層的厚度，以及絕緣層的“勢壘高度”，成負相關(guān)。因此厚度越小，勢壘越低，這個漏電流越大，對晶體管越不利。

但是在另一方面，晶體管的開關(guān)性能、工作電流等等，都需要擁有一個很大的絕緣層電容。實際上，如果這個電容無限大的話，那么就會達到理想化的60的那個SS指標(biāo)。這里說的電容都是指單位面積的電容。這個電容等于介電常數(shù)除以絕緣層的厚度。顯然，厚度越小，介電常數(shù)越大，對晶體管越有利。

那么可以看出，這里已經(jīng)出現(xiàn)了一對設(shè)計目標(biāo)上的矛盾，那就是絕緣層的厚度要不要繼續(xù)縮小。實際上在這個節(jié)點之前，二氧化硅已經(jīng)縮小到了不到兩個納米的厚度，也就是十幾個原子層的厚度，漏電流的問題已經(jīng)取代了性能的問題，成為頭號大敵。

于是聰明絕頂?shù)娜祟愰_始想辦法。人類很貪心的，既不愿意放棄大電容的性能增強，又不愿意冒漏電的風(fēng)險。于是人類說，如果有一種材料，介電常數(shù)很高，同時能帶勢壘也很高，那么是不是就可以在厚度不縮小的情況下（保護漏電流），繼續(xù)提升電容（提高開關(guān)性能）呢？

于是大家就開始找，用幾乎暴力的方法，找了許多種奇奇怪怪的材料，終于最后經(jīng)過驗證，確定使用一種名為HfO2的材料。這個元素我以前聽都沒有聽過，中文念什么我都說不上來。就是這么牛。這個就叫做high-k，這里的k是相對介電常數(shù)（相對于二氧化硅的而言）。

當(dāng)然，這個工藝的復(fù)雜程度，遠遠超過這里描述的這么簡單。具備high-k性質(zhì)的材料很多，但是最終被采用的材料，一定要具備許多優(yōu)秀的電學(xué)性質(zhì)，因為二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且制造工藝流程和集成電路的其它制造步驟可以方便地整合，所以找到這樣一項各方面都符合半導(dǎo)體工藝制造的要求的高性能絕緣層材料，是一件了不起的工程成就。

至于金屬柵，是與high-k配套的一項技術(shù)。在晶體管的最早期，柵極是用鋁制作，后來經(jīng)過發(fā)展，改用重摻雜多晶硅制作，因為工藝簡單，性能好。到了high-k這里，大家發(fā)現(xiàn)，high-k材料有兩個副作用，一是會莫名其妙地降低工作電流，二是會改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值，這個值是非常重要的晶體管參數(shù)。

這個原理不細說了，主要原因是，high-k材料會降低溝內(nèi)的道載流子遷移率，并且影響在界面上的費米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費米能級，是從能帶論的圖像上來解釋半導(dǎo)體電子分布的一種分析方法，簡單地說，它的位置會影響晶體管的閾值電壓。這兩個問題的產(chǎn)生，都和high-k材料內(nèi)部的偶極子分布有關(guān)。偶極子是一端正電荷一端負電荷的一對電荷系統(tǒng)，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數(shù)之所以高的原因，就跟內(nèi)部的偶極子有很大關(guān)系。所以這是一把雙刃劍。

于是人類又想，就想到了用金屬做柵極，因為金屬有一個效應(yīng)叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費米能級的影響。這樣一來就兩全其美啦。至于這種或這幾種金屬究竟是什么，很抱歉，除了掌握技術(shù)的那幾家企業(yè)之外，外界沒有人知道，是商業(yè)機密。

于是摩爾定律再次勝利。

32nm 第二代的high-k絕緣層/金屬柵工藝。

因為45nm英特爾取得了巨大的成功（在很多晶體管、微處理器的發(fā)展圖上，45nm這一代的晶體管，會在功耗、性能等方面突然出現(xiàn)一個較大的進步折線），32nm時候繼續(xù)在基礎(chǔ)上改換更好的材料，繼續(xù)了縮小尺寸的老路。當(dāng)然，前代的Ge strain工藝也是繼續(xù)使用的。

22nm FinFET（英特爾成為Tri-gate），三柵極晶體管。

這一代的晶體管，在架構(gòu)上進行了一次變革。變革的最早設(shè)計可以追溯到伯克利的胡正明教授2000左右提出的三柵極和環(huán)柵晶體管物理模型，后來被英特爾變?yōu)榱爽F(xiàn)實。

FinFET 一般模型長這樣。它的實質(zhì)上是增加了一個柵極。

為什么要這么做呢？直觀地說，如果看回前面的那張“標(biāo)配版”的晶體管結(jié)構(gòu)圖的話，在尺寸很短的晶體管里面，因為短溝道效應(yīng)，漏電流是比較嚴(yán)重的。而大部分的漏電流，是通過溝道下方的那片區(qū)域流通的。溝道在圖上并沒有標(biāo)出來，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄（一兩個納米）的一個窄窄的薄層。溝道下方的區(qū)域被稱為耗盡層，就是大部分的藍色區(qū)域。

聰明的IBM，天才英特爾

于是有人就開始想啊，既然電子是在溝道中運動，那么我為何非要在溝道下面留有這么一大片耗盡層呢？當(dāng)然這是有原因的，因為物理模型需要這片區(qū)域來平衡電荷。但是在短溝道器件里面，沒有必要非要把耗盡層和溝道放在一起，等著漏電流白白地流過去。

于是有人（IBM）開了一個腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電啦。比如這樣：

這個叫做SOI（絕緣層上硅），雖然沒有成為主流，但是因為有其優(yōu)勢，所以現(xiàn)在還有制造廠在搞。

于是有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那么為什么非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道，豈不是更爽？你看你IBM，就是沒雄心。

但是英特爾還覺得不夠，又想，既然如此，有什么必要非得把氧化層埋在硅里面？我把硅弄出來，周圍三明治一樣地包裹上絕緣層，外面再放上柵極，豈不是爽爆？

于是就有了FinFET，上面這種。FinFET牛逼的地方在于，不僅大大降低了漏電流，而且因為有多一個柵極，這兩個柵極一般都是連在一起的，因此等于大大地增加了前面說過的那個絕緣層電容，也就是大大地提升了晶體管的開關(guān)性能。所以又是一次革命式的進步。

這個設(shè)計其實不難想到，難的是，能夠做到。為什么呢？因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10個納米，不僅遠小于晶體管的最小尺寸，也遠小于最精密的光刻機所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題。

英特爾的做法是很聰明的，解釋起來需要很多張工藝流程圖，不多說，但是基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻刻出一堆“架子，然后在沉淀一層硅，在架子的邊緣就會長出一層很薄的硅，然后再用選擇性的刻蝕把多余的材料弄走，剩下的就是這些立著的、超薄的硅fin了。當(dāng)時我聽說這套方法的時候，徹底跪了，這智商太碾壓人了。

14nm 繼續(xù)FinFET。下面是英特爾的14nm晶體管的SEM橫截面圖，大家感受一下，fin的寬度只有平均9nm：

當(dāng)然了，在所有的后代的技術(shù)節(jié)點中，前代的技術(shù)也是繼續(xù)整合采用的。所以現(xiàn)在，在業(yè)界和研究界，一般聽到的晶體管，都被稱作high-k/metal gate Ge-strained 14 nm FinFET，整合了多年的技術(shù)精華。

為摩爾定律的延續(xù)而奮斗

而在學(xué)術(shù)界，近些年陸續(xù)搞出了各種異想天開的新設(shè)計，比如隧穿晶體管啦，負電容效應(yīng)晶體管啦，碳納米管啦，等等。

所有這些設(shè)計，基本是四個方向，材料、機理、工藝、結(jié)構(gòu)。而所有的設(shè)計方案，其實可以用一條簡單的思路概括，就是前面提到的那個SS值的決定公式，里面有兩項相乘組成:

(for this expression. The first term could be seen as electrostatics, the second term could be seen as transport. This is not a very physically strict way to describe, but it provides a convenient picture of various ways to improve transistor properties.)

因此，改進要么是改善晶體管的靜電物理(electrostatics)，這是其中一項，要么改善溝道的輸運性質(zhì)(transport)，這是另一項。

而晶體管設(shè)計里面，除了考慮開關(guān)性能之外，還需要考慮另一個性能，就是飽和電流問題。很多人對這個問題有誤解，以為飽不飽和不重要，其實電流能飽和才是晶體管能夠有效工作的根本原因，因為不飽和的話，晶體管就不能保持信號的傳遞，因此無法攜帶負載，換言之只中看，不中用，放到電路里面去，根本不能正常工作的。

舉個例子，有段時間石墨烯晶體管很火，石墨烯作溝道的思路是第二項，就是輸運，因為石墨烯的電子遷移率遠遠地完爆硅。但直到目前，石墨烯晶體管還沒有太多的進展，因為石墨烯有個硬傷，就是不能飽和電流。但是，去年貌似聽說有人能做到調(diào)控石墨烯的能帶間隙打開到關(guān)閉，石墨烯不再僅僅是零帶隙，想來這或許會在晶體管材料方面產(chǎn)生積極的影響。

在去年的IEDM會議上，臺積電已經(jīng)領(lǐng)先英特爾，發(fā)布了7nm技術(shù)節(jié)點的晶體管樣品，而英特爾已經(jīng)推遲了10nm的發(fā)布。當(dāng)然，兩者的技術(shù)節(jié)點的標(biāo)準(zhǔn)不一樣，臺積電的7nm其實相當(dāng)于英特爾的10nm，但是臺積電率先拿出了成品。三星貌似也在會上發(fā)表了自己的7nm產(chǎn)品。

可以看出，摩爾定律確實放緩了，22nm是在2010左右出來的，到了現(xiàn)在，技術(shù)節(jié)點并沒有進步到10nm以下。而且去年，ITRS已經(jīng)宣布不再制定新的技術(shù)路線圖，換言之，權(quán)威的國際半導(dǎo)體機構(gòu)已經(jīng)不認為，摩爾定律的縮小可以繼續(xù)下去了。

這就是技術(shù)節(jié)點的主要現(xiàn)狀。

技術(shù)節(jié)點不能進步，是不是一定就是壞事？其實不一定。28nm這個節(jié)點，其實不屬于前面提到的標(biāo)準(zhǔn)的dennard scaling的一部分，但是這個技術(shù)節(jié)點，直到現(xiàn)在，仍然在半導(dǎo)體制造業(yè)界占據(jù)了很大的一塊市場份額。臺積電、中芯國際等這樣的大代工廠，都是在28nm上玩得很轉(zhuǎn)的。為何呢？因為這個節(jié)點被證明是一個在成本、性能、需求等多方面達到了比較優(yōu)化的組合的一個節(jié)點，很多芯片產(chǎn)品，并不需要使用過于昂貴的FinFET技術(shù)，28nm能夠滿足自己的需求。

但是有一些產(chǎn)品，比如主流的CPU、GPU、FPGA、memory這些，其性能的提升有相當(dāng)一部分來自于工藝的進步。所以再往后如何繼續(xù)提升這些產(chǎn)品的性能，是很多人心中的問號，也是新的機會。