Efinity FIFO IP仿真問題 -v1
Efinity目前不支持聯合仿真，只能通過調用源文件仿真。
我們生成一個fifo IP命名為fifo_sim
在Deliverables中保留Testbench的選項。
在IP的生成目錄下會有以下幾個文件
我們來看下modelsim.do文件，里面vlog了fifo_tb.sv文件，另外還調用了flist文件里的文件，flist只有一個文件那就是fifo_sim.v。所以這個仿真只使用了兩個文件。
如果生成默認的IP或者自己的IP,目前FIFO的IP仿真可能會有一個錯誤 。提示在fifo_tb.sv的409行沒有rd_valid_o和almost_empty_o
這是因為仿真文件只能仿真特定配置的IP，或者自帶的仿真文件只適用于某些參數的設置。上面的問題是因為IP生成是沒有打開Enable Programmbel Empty Option和Optional Signals兩個選項。
我們需要打開這兩個選項重新生成IP，注意重新生成IP時要關閉modeslim.
這里在把modelsim的路徑轉向文件所在的路徑，比如我的路徑如下：
cd E:/FPGA_Prj//ip/fifo_sim/Testbench/
然后執行do modelsim.do即可以仿真。
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