*本系列文章首發(fā)并連載于Qorvo Power

Qorvo首席系統(tǒng)工程師/高級(jí)管理培訓(xùn)師Masashi Nogawa將通過(guò)《從射頻信號(hào)完整性到電源完整性》這一系列文章，與您探討射頻（RF）電源的相關(guān)話題，以及電源軌可能對(duì)噪聲敏感的RF和信號(hào)鏈應(yīng)用構(gòu)成的挑戰(zhàn)。本文將提出一個(gè)簡(jiǎn)單的問(wèn)題：鑒于受噪聲“污染”的電源可能會(huì)破壞您的信號(hào)，那您將如何保持電源軌的“清潔”？

多年來(lái)，電子工程師們一直在討論“信號(hào)完整性”，但如今越來(lái)越意識(shí)到“電源完整性”對(duì)RF和信號(hào)質(zhì)量的影響。可以這樣說(shuō)，關(guān)于電源完整性的討論始于20世紀(jì)末，當(dāng)時(shí)的關(guān)注點(diǎn)在于如何為有高電流瞬態(tài)需求的微處理器提供合適的電源。這種需求首先在個(gè)人及商務(wù)計(jì)算機(jī)所使用的英特爾（Intel）和太陽(yáng)微系統(tǒng)（Sun Microsystems）等公司的生態(tài)系統(tǒng)中出現(xiàn)；例如，Istvan Novak博士曾在2000年的DesignCon上就電源分配網(wǎng)絡(luò)（PDN）的阻抗測(cè)量問(wèn)題做了題為《在電源分配網(wǎng)絡(luò)中測(cè)量毫歐姆和皮亨》的演講。如今，市場(chǎng)上出現(xiàn)了各種類型的微處理器，如DSP、FPGA和GPU，如何處理瞬態(tài)電流被視為PDN日益嚴(yán)峻的技術(shù)挑戰(zhàn)。

最初，PDN設(shè)計(jì)更偏向于給數(shù)字系統(tǒng)供電，以確保和維持準(zhǔn)確的邏輯高、低電平。例如，由負(fù)載電流瞬變導(dǎo)致的過(guò)多電源軌輸出電壓下沖可能會(huì)翻轉(zhuǎn)邏輯狀態(tài)，過(guò)多的過(guò)沖可能會(huì)損壞處理器芯片。由于允許的過(guò)沖和下沖峰值之間的裕量很小，而且電源軌電壓越來(lái)越低，因此開發(fā)出了一些特殊技術(shù)；如英特爾移動(dòng)電壓配置（IMVP）規(guī)范中所述的方法，即在負(fù)載瞬變時(shí)有意引入“下垂”，以限制總電壓偏移（圖1）。

圖1，利用主動(dòng)引入“下垂”調(diào)制來(lái)減少由負(fù)載瞬變導(dǎo)致的總的電壓偏差

隨著我們社會(huì)數(shù)字化程度的加深，嵌入式處理器（DSP、FPGA、GPU）被廣泛應(yīng)用于各種設(shè)備中，人機(jī)界面的普及以及由此產(chǎn)生的數(shù)據(jù)洪流意味著我們必須應(yīng)對(duì)日益增長(zhǎng)的高速數(shù)據(jù)通信需求。更高的數(shù)據(jù)速率通常意味著處理器及通信接口消耗的功率更大。更長(zhǎng)路徑的連結(jié)讓傳輸信號(hào)更類似于模擬信號(hào)，伴隨著邊沿偏移，電平易受下垂以及其它電源的影響。這使得驅(qū)動(dòng)通信線路的電源軌完整性變得愈發(fā)重要。

按照PDN設(shè)計(jì)目標(biāo)隨時(shí)間的發(fā)展順序，系統(tǒng)對(duì)電流需求的增加可分為以下幾類：

計(jì)算機(jī)：CPU中晶體管更高的集成度，要求更高的電流和更好的負(fù)載瞬態(tài)處理能力

嵌入式處理：DSP、FPGA和/或GPU處理更大的數(shù)據(jù)吞吐量，從而要求更高的電流及更高的負(fù)載瞬態(tài)水平

高速通信：數(shù)字?jǐn)?shù)據(jù)的激增要求通信接口提供更大的電流

這些日益增長(zhǎng)的需求成為推動(dòng)電源完整性提升的主要?jiǎng)恿Γ辉蛟谟谧詈?jiǎn)單同時(shí)也是最重要的一條規(guī)則：歐姆定律。在PDN的考量中，歐姆定律轉(zhuǎn)化為一個(gè)目標(biāo)阻抗ZTarget，如Larry Smith、Steve Sandler和Eric Bogatin在一篇文章中所表述的“等式1”所示。該等式定義了從處理器晶圓內(nèi)核往PDN看進(jìn)去的最高阻抗。如果PDN的阻抗保持在此限值之下，即便芯片中流入最極端的瞬態(tài)電流，也會(huì)產(chǎn)生一個(gè)可接受的低電源軌瞬態(tài)電壓。

ZTarget=ΔV(max-noise)/ITransient （等式1）

當(dāng)談到電源完整性時(shí)，大多數(shù)情況下，我們的“電源軌”是一個(gè)電壓調(diào)節(jié)器，有時(shí)也被稱為電壓調(diào)節(jié)模塊（VRM）。Keysight Technologies公司的Heidi Barnes在其文章中對(duì)此進(jìn)行了很好的總結(jié)：“POL電源通常是采用降壓調(diào)節(jié)器DC/DC轉(zhuǎn)換器設(shè)計(jì)的開關(guān)模式電源。在微處理器印刷電路板領(lǐng)域，將其稱為電壓調(diào)節(jié)模塊。所有這些術(shù)語(yǔ)彼此皆可等價(jià)互換，都用來(lái)指代電源的來(lái)源”。

VRM旨在為其負(fù)載設(shè)備提供穩(wěn)定、恒定的電壓輸出，無(wú)論面對(duì)多高的負(fù)載電流亦或多快的負(fù)載電流瞬變。任何偏離VRM目標(biāo)輸出電壓的偏差都被視為誤差或噪聲。在此處，我們使用“誤差電壓”這個(gè)術(shù)語(yǔ)來(lái)更多地表示直流意義上的電壓偏差；相比之下，“噪聲電壓”一詞則更多指代交流或頻域中的電壓偏差。因此，我們完美而理想的直流電源（如目標(biāo)電壓為3.3V）應(yīng)具有以下特點(diǎn)：

使用校準(zhǔn)后的高精度數(shù)字萬(wàn)用表（DMM）讀數(shù)為3.300000000…

在示波器上，使用最敏感的電壓量程顯示為一條直線

使用頻譜分析儀監(jiān)測(cè)3.3V輸出時(shí)，無(wú)可見(jiàn)信號(hào)功率，低至底噪

圖2，完美的VRM輸出

導(dǎo)致VRM系統(tǒng)出現(xiàn)直流誤差或噪聲的因素有很多，因此以下列出的因素并非詳盡無(wú)遺。對(duì)此，本系列的后續(xù)文章將就這些主題展開詳細(xì)探討。

直流輸出電壓誤差

VRM內(nèi)部參考電壓偏離目標(biāo)值

VRM中誤差放大器的正（+）或負(fù)（-）輸入端口出現(xiàn)偏移電壓

動(dòng)態(tài)/交流輸出電壓誤差

VRM反饋回路存在交流噪聲源——VRM系統(tǒng)中的所有電阻、晶體管和二極管在調(diào)節(jié)過(guò)程中都會(huì)引入噪聲

VRM的負(fù)載調(diào)整能力有限

VRM受負(fù)載電流的影響

VRM的輸出阻抗有限

VRM在頻域內(nèi)受動(dòng)態(tài)/交流負(fù)載電流的影響；參見(jiàn)等式1

VRM的線性調(diào)整能力有限

VRM受輸入電壓的影響

PSRR（電源紋波抑制比）

VRM在頻域內(nèi)受動(dòng)態(tài)/交流輸入電壓的影響

對(duì)于本系列所有文章而言，需要強(qiáng)調(diào)的一個(gè)重要因素在于VRM輸出電壓通常分配給多個(gè)負(fù)載器件，無(wú)法在每一個(gè)器件上都保持完全精準(zhǔn)。這與RF或信號(hào)鏈電路設(shè)計(jì)并無(wú)不同。