如今，由于對(duì)大電流和高功率應(yīng)用的需求不斷增加，單一的MOSFET已經(jīng)無法滿足整個(gè)系統(tǒng)的電流要求。在這種情況下，需要多個(gè)MOSFET并聯(lián)工作，以提供更高的電流和功率，這有助于減少導(dǎo)通損耗，降低工作溫度，從而提高系統(tǒng)的可靠性。然而，當(dāng)兩個(gè)或更多MOSFET并聯(lián)時(shí)，應(yīng)考慮電流的一致性，以便在瞬態(tài)和穩(wěn)態(tài)條件下平衡通過每個(gè)MOSFET的電流。

在本篇應(yīng)用文章中，主要集中討論了導(dǎo)致電流不平衡的動(dòng)態(tài)參數(shù)，如閾值電壓（Vth）和輸入電容（Ciss）等，進(jìn)一步討論了驅(qū)動(dòng)回路和功率回路寄生電感的影響，并提出了優(yōu)化的PCB布局供設(shè)計(jì)參考。

*本篇應(yīng)用文章主題為“Paralleling and Driving Power MOSFETs in High-Power Applications”，是由AOS AE團(tuán)隊(duì)成員（Alvin Liu, PhoebusChang, Peter Huang, Shaowei Cui, Bugao Wang, Chengyuan He）聯(lián)袂撰寫，以下是原文節(jié)選翻譯。

01、閾值電壓不匹配 電流不平衡

閾值電壓（Vth）的變化在許多MOSFET產(chǎn)品中是常見的，尤其是在不同的生產(chǎn)批次中。本實(shí)驗(yàn)選取了具有不同閾值電壓（Vth），同時(shí)保持其他參數(shù)（如Rg、Ciss和Gfs）不變的器件。為了便于研究MOSFET并聯(lián)時(shí)的電流均流特性，進(jìn)行了簡化處理，研究了2個(gè)、3個(gè)和5個(gè)MOSFET并聯(lián)時(shí)的均流特性。實(shí)驗(yàn)器件（DUT）為AOTL66912，采用典型的TOLL封裝，具有100V的BVDSS，RDS(on)為1.4mΩ。

02、多管并聯(lián)應(yīng)用 參數(shù)設(shè)計(jì)影響均流效果

當(dāng)并聯(lián)的兩個(gè)MOSFETs具有相同的參數(shù)，如內(nèi)在閾值電壓（Vth）、Rg和Ciss時(shí)，它們的開通能量（Eon）和關(guān)斷能量（Eoff）非常相似，功率損耗的差距僅為0.01W。當(dāng)2號(hào)MOSFET被Vth較低的器件替換時(shí)，其Eon和Eoff顯著增大，功率損耗比Vth較高的1號(hào)MOSFET器件高出1.87W，如表1所示。

圖▲ Two MOSFETs parallel Test Result (Ton=250ns, Toff=100ns, Fs=10KHz)

MOSFET開關(guān)速度是影響電流平衡的另一個(gè)因素。在測試中，采用了更長的開通時(shí)間（Ton）和關(guān)斷時(shí)間（Toff），以及較高的外部驅(qū)動(dòng)電阻Rg，此時(shí)不同Vth的器件之間的功率損耗差距會(huì)變大，如表2所示。當(dāng)關(guān)斷時(shí)間為100ns時(shí)，Vth較低的2號(hào)MOSFET與1號(hào)MOSFET之間的總功率損耗差（包括開關(guān)損耗和導(dǎo)通損耗）約為1.87W；而當(dāng)關(guān)斷時(shí)間為300ns時(shí)，功率損耗差距將增大到4.46W。其原因在于，當(dāng)關(guān)斷時(shí)間更長時(shí)，兩個(gè)MOSFET的Vgs達(dá)到Vth的間隔時(shí)間變長，從而使得功率損耗差距也變大。

根據(jù)測試結(jié)果，具有相同Vth值的MOSFET并聯(lián)時(shí)，MOSFET外部驅(qū)動(dòng)速度的快慢是實(shí)現(xiàn)更好電流平衡性能的關(guān)鍵因素。

圖 ▲ Two MOSFETs Parallel Test Result (Ton=380ns, Toff=300ns, Fs=10KHz)

03、MOSFET柵極驅(qū)動(dòng)不匹配 電流不平衡

驅(qū)動(dòng)參數(shù)的一致性，包括驅(qū)動(dòng)回路的電阻、電容和電感，是影響電流平衡特性的另一個(gè)因素。

當(dāng)兩個(gè)MOSFET并聯(lián)且其驅(qū)動(dòng)回路的電容不同，具有較大輸入電容（Ciss）的MOSFET的開通時(shí)刻將比另一個(gè)MOSFET延遲，這會(huì)導(dǎo)致具有較大Ciss的MOSFET的開通能量（Eon）較小。然而，關(guān)斷過程則不同，較大的Ciss會(huì)導(dǎo)致關(guān)斷時(shí)刻延遲，從而導(dǎo)致較大的關(guān)斷能量（Eoff）。

通常情況下，當(dāng)兩個(gè)MOSFET并聯(lián)時(shí)，具有較大Ciss的MOSFET的Eon較小，但Eoff較大。

MOSFET的輸入電容或驅(qū)動(dòng)回路對(duì)Eon和Eoff具有相反的影響。如果一個(gè)MOSFET的Ciss高于其他并聯(lián)MOSFET的Ciss，其Eon將減小，而Eoff則會(huì)增大。實(shí)際上，在某些條件下，Eon和Eoff的總和可以進(jìn)行權(quán)衡，進(jìn)而達(dá)到最小值。因此，不同Ciss對(duì)電流平衡的影響可以忽略不計(jì)，如圖1所示。在實(shí)際應(yīng)用中，建議Toff應(yīng)約為Ton的40%以實(shí)現(xiàn)最佳系統(tǒng)設(shè)計(jì)。

Ciss Variation Ratio vs Switching Loss Gap | 1 圖 ▲

04、驅(qū)動(dòng)參數(shù)優(yōu)化與電流共享 外部Rg選擇對(duì)電流平衡的影響

柵極驅(qū)動(dòng)回路的一致性將極大地影響電流平衡性能。驅(qū)動(dòng)回路應(yīng)保持一致，以滿足電流平衡的要求。其次，為了滿足系統(tǒng)效率的要求，開關(guān)速度應(yīng)盡可能快。更快的開關(guān)速度將導(dǎo)致并聯(lián)MOSFET之間的開關(guān)損耗差距變小，如圖2所示。然而，快速的開關(guān)速度可能會(huì)引發(fā)過大的電壓尖峰，如圖3所示，因此電流平衡特性和電壓尖峰之間存在權(quán)衡，在系統(tǒng)設(shè)計(jì)中應(yīng)找到平衡點(diǎn)。

Differences in Total Switch Losses Under Different Rg | 2 圖 ▲

Vds Spike Voltage vs Rgoff | 3 圖 ▲

05、結(jié)論

在高電流并聯(lián)應(yīng)用中，影響電流一致性的因素主要來自兩個(gè)方面：一是MOSFET參數(shù)的一致性，如Vth和Ciss；二是應(yīng)用中驅(qū)動(dòng)回路設(shè)計(jì)和功率回路設(shè)計(jì)的不一致性。對(duì)于MOSFET制造商來說，控制生產(chǎn)工藝以獲得參數(shù)一致性至關(guān)重要。從應(yīng)用角度來看，合適的驅(qū)動(dòng)設(shè)計(jì)、一致的驅(qū)動(dòng)回路和功率回路電感設(shè)計(jì)同樣是確保電流一致性的關(guān)鍵因素。

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審核編輯 黃宇