封裝的未來變得模糊 – 扇出、ABF、有機中介層、嵌入式橋接 – 先進封裝第 4 部分

2.1D、2.3D 和 2.5D 先進封裝的模糊界限。在 IMAPS 2022 上，展示了該領域的許多進步，先進封裝行業的未來非常活躍。簡要回顧一下，目前有四大類先進封裝。

3D = 有源硅堆疊在有源硅上——最著名的形式是利用臺積電的 SoIC CoW 的 AMD 3D V-Cache和利用臺積電的 SoIC WoW 的 Graphcore IPU BOW。

2.5D = 有源硅堆疊在無源硅上——最著名的形式是使用臺積電 CoWoS-S 的帶有 HBM 內存的 Nvidia AI GPU和使用英特爾 Foveros 的英特爾 Meteor Lake CPU。

扇出 RDL（環氧模塑料層壓板）——最著名的形式是臺積電的 InFO，用于蘋果的 A 系列、S 系列和 M 系列芯片、ASE FoCoS 和 Amkor WLFO。面板層正在由多家公司開發。

積層 ABF 基板（銅芯覆有味之素積層膜層和 RDL 層）– 最著名的形式是英特爾和 AMD PC 和數據中心芯片。

在大多數先進封裝中，仍使用積層 ABF 基板。這些基板被稱為混合基板。

先進封裝的另一個模糊之處是工程師經常使用“有機基板”這個詞。ABF 和核心扇出都含有有機環氧化學物質。

2.5D 到 3D 的分類看似簡單，但封裝種類的排列組合卻非常多，模糊了 2.3D 和 2.1D 之間的界限。此外，隨著 2.3D 和 2.1D 封裝功能的發展，2.5D 的市場份額將逐漸下降。

英特爾的 EMIB 是在 ABF 基板的腔體內放置硅橋。其主要目的是避免使用昂貴的硅中介層，并使封裝超出光罩極限。EMIB 在技術上不是 2.5D 封裝，但它確實帶來了許多所謂的好處。與純 2.5D 硅中介層或高密度扇出相比，它在成本和性能方面如何？未來幾代產品尚無定論，但第一代產品并不占優勢。

AMD 的 MI250X GPU（如上注釋）和 Apple 的 M1 Ultra 是同一產品中多種封裝類型的示例。GPU 芯片和每個 HBM 之間沒有使用硅中介層連接，而是有硅橋。帶有嵌入式橋的扇出類似于英特爾的 EMIB，但制造流程完全不同，扇出 RDL 與累積基板。

對于 MI250X，兩個獨立的扇出 RDL 組件與硅橋和 GPU/HBM 封裝在大型 ABF 基板的頂部。

雖然由于盡量減少使用昂貴的硅中介層，理論上這種方法的成本較低，但與傳統的 2.5D 硅中介層相比，產量損失的可能性更高。

扇出 RDL 并非單一工藝。它可采用多種不同類型的材料構建。此外，它可以是 RDL 優先或 Chip 優先流程。

無論扇出 RDL 采用先 RDL 還是先 Chip 工藝流程，在放置芯片之前都無法測試完成的混合基板。如果采用扇出到基板的粘合工藝，可能會丟失好的芯片。盡管扇出 RDL 理論上成本較低，尤其是面板級扇出，但產量損失是繼續使用硅中介層的主要原因。由于扇出 RDL 材料、累積基板和硅之間的熱膨脹系數 (CTE) 不匹配，這些產量問題可能會延伸到基板翹曲。

三星、新光、欣興、矽品和臺積電一直在研究封裝工藝，首先制造扇出型 RDL；然后將扇出型 RDL 粘合在積層 ABF 基板上。然后對粘合的混合基板進行測試，最后將芯片粘合到其上。這稱為扇出型（RDL-First 或 Chip-Last），最后芯片粘合。每家公司都有自己的調整，有些公司使用有機或無機材料。擁有已知的用于先進封裝的優質基板可提高組裝產量和物流，這是巨大的優勢。

數據中心和 PC 行業傳統上采用將已知良好基板與已知良好芯片相匹配的供應鏈。如果可以經濟高效地完成，則先進行 RDL/最后進行芯片接合是首選的封裝方法。

與扇出型（最后芯片或 RDL 優先）工藝相比，扇出型（先芯片）工藝的 IC 集成更簡單，成本更低。問題是，先芯片意味著封裝良率會降低更多已知良好的芯片。隨著行業轉向更昂貴的工藝技術，這種封裝良率損失繼續成為封裝工藝成本增長的主要因素。此外，扇出型（最后芯片）集成還有其他優勢，例如芯片尺寸更大、封裝尺寸更大、芯片移位問題更少，以及 RDL 的金屬 L/S 更精細。L/S 是線距，指的是金屬互連的寬度和它們之間的空間。

此外，非扇出技術也在不斷改進。思科已經展示了與無芯有機基板相關的研究。制造這種有機中介層的主要制造步驟與積層封裝基板相同，只是沒有銅芯。與帶芯的標準積層 ABF 基板相比，思科展示了 10 個布線層，其 L/S 密度更高。

如今，積層 ABF 基板的 L/S 密度高達 10 微米；思科的研究表明，有機基板的 L/S 可降至 6 微米。核心扇出市場的 L/S 在 15 微米范圍內。一些先進的扇出，例如AMD 的 RDNA 3 GPU和聯發科網絡處理器，可降至 2 微米 L/S。EMIB 在第一代中達到 5 微米 L/S，據傳未來幾代將達到 2 微米 L/S。

隨著 ABF 基板的改進，核心扇出和 HD 扇出市場在移動應用之外逐漸受到蠶食。關于介電材料，光成像介電材料 (PID) 目前能夠達到更細的間距。盡管如此，ABF 在表面變化方面仍具有許多優勢，正如 Unimicron 所展示的那樣。

Unimicorn 希望堅持使用改進的 ABF，因為這是他們的核心競爭力。細間距無芯 ABF 堅持其現有的業務模式，即提供已知良好的（混合）基板。它們可以實現 3 微米 L/S，表面變化更好，從而可以擴展到更高的層數。他們的無芯 ABF 基板可能與當前先進的扇出工藝非常有競爭力。它是在面板上完成的，因此與晶圓級相比具有競爭力，并且接近未來的面板扇出工藝。雖然它僅限于 3 個 RDL 層，但擴展到更多層的路徑比扇出 RDL 更容易。

無芯 ABF 基板較厚，這對于移動應用來說可能是一個問題，但對于高性能應用來說，可靠性和性能應該更好。

在追求 L/S 時，Amkor SLIM 和 ASE SPIL NTI 可以實現 0.4 微米和 0.5 微米。兩者都僅限于第一層上的這些精細間距。

ASE SPIL 表示，其扇出型 RDL 的性能優于 2.5D 高級封裝，可用于將 HBM芯片連接到 SOC。ASE SPIL 聲稱其眼高更佳，損耗減少更少，從而允許更高的信號速率和更低的噪聲通過封裝。

雖然積層 ABF 基板仍將是先進封裝市場的基礎，但隨著向無芯基板的過渡，它們的性能和密度正在提高。此外，這些基于 ABF 的基板可以達到更高的層數，正如思科所展示的那樣，這要歸功于 Unimicron 所展示的卓越表面變化特性。在許多用例中，ABF 基板正在趕上并超越扇出型 RDL。

隨著 RDL 扇出工藝逐漸進入之前僅由 2.5D 中介層占據的應用領域，成本和產量也是至關重要的因素。采用硅橋的扇出工藝開始逐漸普及，但無需使用硅橋即可將 ASIC 與 HBM 集成的新工藝也即將投入生產。扇出工藝和 ABF 基板方面的這些進步正在迅速模糊先進封裝之間的界限。

在評估 2.1D 至 2.5D 領域的先進 IC 封裝時，需要考慮多個變量。焊盤間距、L/S 和層數是重要因素，但可靠性、翹曲問題、封裝成本、產量和封裝尺寸也在考慮范圍內。未來，在標準積層 ABF 基板頂部封裝無芯 ABF 基板的混合基板可能是某些用例的最佳選擇。在其他情況下，在標準積層 ABF 基板頂部封裝芯片優先扇出 RDL 可能是另一種用例的最佳選擇。隨著芯片數量和類型的異構集成多樣性，封裝所涉及的權衡變得越來越難以評估。

混合鍵合工藝流程 – 先進封裝第五部分

BESI、EV Group、AMAT、TEL、ASMPT、SET、芝浦、SUSS Microtec

混合鍵合將成為自 EUV 以來半導體制造領域最具變革性的創新。事實上，它對設計流程的影響甚至比 EUV 本身更大，從封裝架構到單元設計和布局。IP 生態系統將發生巨大變化，制造流程也將如此。2D 晶體管縮小的時代將繼續，但速度會有所放緩，而混合鍵合將帶來一個新時代，芯片設計師將以 3D 思維思考。

隨著這首充滿炒作的歌謠的結束，我們應該注意到，將混合鍵合大規模推向市場面臨著許多重大的工程和技術挑戰，因為目前它只限于少數 AMD 芯片、CMOS 圖像傳感器和一些供應商的3D NAND。這種轉變將重塑供應變化和設計流程。

我們將從基礎開始講解混合鍵合的高級方面，包括工藝流程、工具、設計用例、挑戰、晶圓芯片與晶圓芯片的成本。我們還將介紹我們專有的采用模型，該模型涵蓋了各個市場（移動設備、客戶端 PC、數據中心 CPU、AI 加速器、HBM 等）的使用情況、工具要求和數量，以及到 2020 年末的公司級采用情況。

在封裝史上，上一次重大的范式轉變是從引線接合到倒裝芯片。從那時起，更先進的封裝形式（如晶圓級扇出和 TCB）一直是同一核心原理的漸進式改進。這些封裝方法都使用某種帶焊料的凸塊作為硅片與封裝或電路板之間的互連。這些技術可以一直縮小到約 20 微米間距。

到目前為止，我們在多部分先進封裝系列中討論的主要封裝類型和工藝流程都是 220 微米到 100 微米規模，并且主要使用焊料作為各種芯片銅互連之間的介質。要進一步擴大規模，需要進行另一種范式轉變：采用混合鍵合的無凸塊互連?；旌湘I合的規模超過 10 微米互連間距，并計劃向 100 納米級別發展，并且不使用任何具有更高電阻的中間體，例如焊料。

相反，不同芯片或晶圓之間的互連直接通過銅通孔連接。直接銅連接意味著在向各個芯片發送數據時電阻會大大降低，因此功耗也會降低。再加上連接數量的數量級增加，設計需要徹底重新思考。

回顧第 1 部分，先進封裝的重點是什么？我們可以看到，封裝技術的進步旨在實現更高的互連密度（單位面積上更多的互連），減少走線長度以降低延遲和每比特傳輸的能量。我們可以看到混合鍵合如何解決這兩個問題：顯著縮短走線長度，因此延遲盡可能低，而無需在芯片上，在某些情況下比芯片上的全局舍入更短，并且互連間距可以遠低于 10 微米以增加密度。

混合鍵合到底是什么？

混合鍵合用于芯片的垂直（或 3D）堆疊。混合鍵合的顯著特點是無凸塊。它摒棄了基于焊料的凸塊技術，轉而采用直接銅對銅連接。這意味著頂部芯片和底部芯片彼此齊平。兩個芯片都只有銅墊，而不是凸塊，可以縮小到超細間距。沒有焊料，因此避免了與焊料相關的問題。

從上圖中，我們可以看到 AMD 3D V-Cache 的橫截面，它采用了臺積電的 SoIC-X 芯片到晶圓混合鍵合。頂部和底部硅之間的鍵合界面是混合鍵合層，位于硅芯片的金屬層頂部?；旌湘I合層是一種電介質（現在最常見的是 SiO 或 SiCN），上面有銅墊和通孔，間距通常小于 10 微米。

電介質的作用是隔離每個焊盤，使焊盤之間不會發生信號干擾。銅焊盤通過硅通孔 (TSV) 連接到芯片金屬層。TSV 需要將電源和信號傳輸到堆棧中的另一個芯片。由于底部芯片“面朝下”放置，因此需要這些通孔連接頂部芯片上的金屬層，穿過晶體管層到達底部芯片上的金屬層。

信號正是通過這些銅墊來實現芯片間通信。之所以稱之為“混合”鍵合，是因為它是電介質-電介質鍵合和直接銅-銅鍵合的組合。鍵合界面之間無需使用額外的粘合劑或材料。

關鍵工藝條件

與以前的基于凸點的互連相比，引入了一系列全新的技術和工藝挑戰。為了實現高質量的鍵合，對表面光滑度、清潔度和鍵合對準精度有非常嚴格的要求。我們將首先描述其中一些挑戰，因為工藝流程是圍繞緩解這些挑戰而設計的。記住這些將幫助您更好地理解流程為何如此，以及不同方法的優缺點。

顆粒和清潔度

在任何有關混合鍵合的討論中，都會提到顆粒。這是因為顆粒是混合鍵合中產量的敵人。由于混合鍵合涉及將兩個非常光滑和平坦的表面齊平地粘合在一起，因此鍵合界面對任何顆粒的存在都非常敏感。

僅 1 微米高的顆粒就會導致直徑為 10 毫米的鍵合空隙，從而導致鍵合缺陷。對于基于凸塊的互連，由于使用了底部填充或非導電膜，因此設備和基板之間總會存在間隙，而間隙可以容忍一些顆粒。

保持清潔至關重要，而且非常具有挑戰性。晶圓切割、研磨和拋光等許多步驟都會產生顆粒。任何類型的摩擦也會產生顆粒，這是一個問題，尤其是因為混合鍵合涉及機械拾取芯片并將其放置在其他芯片之上。來自芯片鍵合頭和芯片翻轉器的工具中有很多運動。顆粒是不可避免的，但有幾種技術可以減輕產量影響。

當然，晶圓清洗是定期進行的，以去除污染物。然而，清洗并不完美，無法一次性去除 100% 的污染物，因此最好從一開始就避免污染物。混合鍵合所需的潔凈室比其他形式的先進封裝所需的潔凈室先進得多。

因此，混合鍵合通常需要 1 級 / ISO 3 級或更高級別的潔凈室和設備。例如，臺積電和英特爾正在全力實現 ISO 2 級或 ISO 1 級。這是混合鍵合被視為“前端”工藝的一個主要原因，即它發生在類似于晶圓廠的環境中，而不是傳統封裝廠商（OSAT）的環境中。鑒于清潔度要求的升級，OSAT 很難進行混合鍵合。如果 OSAT 想要參與混合鍵合，大多數 OSAT 都需要建造更新、更先進的潔凈室，而臺積電和英特爾等公司可以使用較舊的晶圓廠或按照與現有晶圓廠類似的標準建造。

混合鍵合的工藝流程還涉及許多傳統上僅由晶圓廠獨家使用的工具。 ASE 和 Amkor 等外包裝配和測試公司 (OSAT) 在化學氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學沉積 (ECD)、化學機械平坦化 (CMP) 和表面處理/活化方面的經驗相對較少。

清潔度要求和工具增加導致成本大幅增加。與其他形式的封裝相比，混合鍵合工藝并不便宜。我們將在下面介紹工藝流程。

平滑度

混合鍵合層的表面光滑度也極其關鍵。HB 界面同樣對任何類型的表面形狀都很敏感，這會導致空洞和無效鍵合。一般來說，電介質的表面粗糙度閾值為 0.5nm，銅墊的表面粗糙度閾值為 1nm。為了達到這種光滑度，需要進行化學機械平坦化 (CMP)，這是混合鍵合的關鍵工藝。

拋光后，整個流程都需要保持這種光滑度。應避免任何可能損壞該表面的步驟，例如粗暴清洗。甚至晶圓分類探測也需要進行調整，以免損壞表面。

晶圓到晶圓 (W2W) 或芯片到晶圓 (D2W)

首先，討論一下 W2W 或 D2W。混合鍵合可以通過晶圓對晶圓 (W2W) 或芯片對晶圓 (W2W) 工藝完成。W2W 意味著將兩個制造好的晶圓直接鍵合在一起。W2W 提供更高的對準精度、產量和鍵合良率。鑒于其相對容易，目前絕大多數混合鍵合都是通過 W2W 完成的。

W2W 鍵合良率更高的原因是對準和鍵合步驟是分開的。在 W2W 工具中，有一個單獨的腔室用于執行對準。一旦頂部和底部晶圓對準，它們就會被移入鍵合腔室（處于真空中），在那里用一點力將它們壓在一起，大約 20 分鐘后，初始預鍵合就形成了。

W2W 的關鍵在于它是一種更清潔的工藝，步驟更少。在對準和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分離（顆粒污染源）僅在鍵合后發生。由于它是晶圓級工藝，因此對準步驟也有更多的時間，因此更長的對準時間不會像芯片級工藝那樣損害產量。

腔內也沒有太多移動，因此腔內污染物較少。目前，W2W 鍵合機可以實現 50nm 以下的對準精度。W2W 鍵合已經是一種成熟的工藝，而且成本并不高。證據是，我們看到它在大眾市場產品中得到廣泛采用，例如 3 層圖像傳感器和 NAND。

W2W 鍵合很棒，但一個主要限制是無法進行晶圓分類以選擇已知良好芯片 (KGD)。這會導致不良結果，即有缺陷的芯片與良好芯片鍵合，從而浪費優質硅片。

鑒于此，W2W 用于良率較高的晶圓，這通常意味著較小的設計。在下圖中，我們可以看到 W2W 和 D2W 的芯片面積與成本之間的關系。晶圓尺寸越小，W2W 越便宜，因為晶圓良率會更高。然而，隨著晶圓尺寸的增大，W2W 成本曲線會變得更加陡峭，這主要是由丟失的良品晶圓的成本所致。隨著芯片尺寸的增大，每個晶圓的良品晶圓比例會減少，從而導致有缺陷的晶圓和良品晶圓的結合更多。

我們可以看到，W2W 用于具有高產量的較小芯片：CMOS 圖像傳感器、3D NAND，以及到目前為止僅用于Graphcore Bow IPU的邏輯。

雖然 Graphcore Bow IPU 是一款更大的 HPC 芯片，但頂部芯片不是前沿邏輯，而是用于供電的無源電容芯片，因此其良率應該相當高，而且硅片更便宜。W2W 的另一個缺點是頂部芯片和底部芯片的尺寸必須一致，因此這限制了異構集成選項的靈活性。

成本有多種影響因素。主要因素包括晶圓成本、D0（缺陷密度）和鍵合良率。每個因素都可能導致成本增加或降低。請注意，這些是示例數字，用于強調這一點。請勿使用下表，因為它未顯示鍵合的實際成本。如需了解當今產品的實際成本，請聯系我們獲取 AMD MI300X 成本報告或 Zen 3、Zen 4 和 Zen 5 混合鍵合成本報告。

可以看出，D2W 在小型芯片上的成本更高，但對于大型芯片，情況則相反。W2W 更昂貴。能夠測試和粘合已知良好芯片 (KGD)，而不是冒著缺陷堆積和浪費良好硅片的風險，這一點至關重要，這也是為什么晶圓上芯片 (D2W) 是第一個實現產品化的方法。它可以處理較差的產量，但仍具有商業上可行的產品。

為了突破限制，我們需要采用 D2W。D2W 鍵合更具挑戰性。在完成晶圓分類后，KGD 從頂部晶圓分離出來，并通過拾取和放置工具單獨附著到底部晶圓上。這在鍵合方面更具挑戰性，因為每個晶圓需要更多鍵合步驟。這些額外的步驟會引入更多的顆粒污染，尤其是來自芯片分離和拾取和放置過程中鍵合頭的移動。

D2W 可以是一個“集體”過程，其中 KGD 被對準并首先臨時鍵合到重構的載體晶圓上。然后將重構的載體晶圓鍵合到基片上進行實際預鍵合。這是為了像 W2W 一樣將對準和鍵合分開，并允許在最終預鍵合之前進行清潔步驟以去除任何已積累的污染物。缺點是涉及額外的步驟，額外的 W2W 鍵合步驟會增加對準誤差的可能性。

這實際上是一個簡化的流程，因為底部芯片也可以在載體晶圓上重建。因此，頂部和底部芯片都是從原始硅晶圓上切割下來的，并對 KGD 進行分類。兩組芯片都粘合到各自載體上的精確位置。然后，使用 W2W 工藝將 2 個載體晶圓粘合。這是在 TSMC SOIC 中完成的。因此，每個 AMD 3D V 緩存芯片（底部 CPU 芯片到載體、3D V 緩存芯片到載體、2x 虛擬硅到載體）和晶圓對晶圓使用 5 個粘合步驟。

重構工藝還可用于更極端的異構集成選項。英特爾在 IEDM 2022 上展示了“準單片芯片 (QMC)”。他們展示的 QMC 應用的一個例子是頂部和底部各有 2 個異質集成芯片的封裝。對于頂部和底部，每個芯片都連接到載體晶圓上。然后用厚無機氧化物（如 SiO2）模制晶圓。進行 W2W 鍵合。然后將模制的芯片單片化并連接到封裝基板上以完成流程。

請注意，重建的區域內可能存在 TSV。

直接 D2W 鍵合是將單個芯片直接放置在目標晶圓上進行預鍵合。直接 D2W 不太成熟，但由于流程簡化，似乎未來直接 D2W 會得到更多使用。集體 D2W 的一個好處是可以進行清潔，然后直接送入對準室以減少污染。最近推出了 D2W 集群工具（將在下文討論），它可以重現這種流程，從而降低這種集體過程的好處。此外，由于對準變得更具挑戰性，D2W 更適合更細的焊盤間距，因此消除 W2W 步驟是有好處的，因為 W2W 步驟會在 W2W 步驟中引入額外的錯位風險。

鑒于 D2W 混合鍵合的工藝挑戰和成本，目前的應用有限。AMD 是 2022 年的首批采用者，并且至今仍是唯一采用者。我們將在稍后討論未來的應用、各公司的采用率、工藝步驟數量等。

需要注意的一點是，W2W 在對準方面遠遠領先于 D2W，因此如果您的設計不是異質的，并且晶圓良率足夠高，那么它實際上將是一種更精確、良率更高的工藝。這種更精細的間距還將解鎖許多 D2W 尚未突破的新用例。

混合鍵合工藝流程

接下來讓我們更詳細地了解 D2W 和 W2W 的流程。

TSV 形成

正如我們上面提到的，TSV 需要為封裝中的所有芯片提供電源和信號。想象一下傳統的倒裝芯片封裝。芯片只需要一側的互連即可接收電源并與封裝基板進行數據通信。該互連層具有連接到無源布線層（也稱為“金屬層”或“線路后端”/BEOL）的凸塊，這些凸塊為切換和處理數據的晶體管層提供電源和信號。

對于 3DIC，底部的芯片需要能夠與其下方的封裝基板以及其上方的芯片進行通信，因此芯片的兩側都需要互連。這就是 TSV 發揮作用的地方。TSV 有多種變體，具體取決于它們在流程中的制造時間。TSV 可以是“先通孔”的，即在晶體管層之前先在硅片中制造；“中通孔”的，即在晶體管層完成后、金屬層之前制造；或“后通孔”的，即在 BEOL 之后。

對于 3DIC 來說最常見的是“中間通孔”方法，因為 TSV 運行在金屬層之間，穿過晶體管層并顯露出芯片的背面，這樣現在芯片兩側都有一層互連，我們將對此進行描述。

我們在這里討論了 TSV 流程，但將在本報告中重新進行概括。

晶圓上涂有光刻膠，然后使用光刻技術進行圖案化。然后，使用深反應離子蝕刻 (DRIE) 將 TSV 蝕刻到硅中，以在晶圓深處形成高縱橫比溝槽，但不會穿透整個晶圓。使用化學氣相沉積 (CVD) 沉積絕緣層 (SiOX、SiNx) 和阻擋層 (Ti 或 Ta)。這些層用于防止銅擴散到硅中。然后，使用物理氣相沉積 (PVD) 沉積銅種子層。該種子層沉積在溝槽中，然后使用電化學沉積 (ECD) 填充溝槽。這形成了 TSV。但是，該過程尚未完成，因為背面的通孔尚未露出。為了露出 TSV，TSV 的背面被拋光，在某些情況下還被蝕刻以減薄背面并隨后露出 TSV。完成后，晶圓可以繼續形成 BEOL。

TSV 的形成并非易事，而且可能非常耗時，尤其是由于需要深度蝕刻。我們了解到，TSV 的形成是 HBM 和 CoWoS 生產的瓶頸。一些客戶從硅中介層轉向 CoWoS-R 的原因之一是為了避免硅中介層中昂貴的 TSV 工藝。

混合鍵層形成

在晶圓的鍵合界面之后，在晶圓的 BEOL 頂部制造混合鍵合層。無論是 W2W 還是 D2W，這都是相同的。這是一層用細間距銅通孔圖案化的介電膜。電介質，通常是碳氮化硅 (SiCN)，通過 PECVD 沉積。然后形成焊盤。使用光刻技術對銅焊盤的孔進行圖案化并蝕刻掉。沉積阻擋層和種子層，然后使用典型的銅鑲嵌工藝鍍銅。

然后，進行 CMP 步驟以研磨和平滑電介質表面，并獲得正確的銅輪廓。銅墊的一個顯著特點是它們凹陷至約 1 微米間距。如前所述，光滑的表面對于形成良好的粘合至關重要。電介質的粗糙度必須控制在 0.5nm 以內，銅墊的粗糙度必須控制在 1nm 以內。

HB 接口的一個特點是銅墊最初凹進介電層下方約 5 納米。這是為了確保在退火過程中銅不會妨礙初始介電層-介電層鍵合。如果銅凹進得太深，則 Cu-Cu 鍵合可能無法正常形成。

在對銅和其他金屬進行 CMP 時，由于過度拋光以及金屬和電介質的軟度不同，經常會出現凹陷。雖然這不是理想情況，但這種現象并不嚴重，可以解決。需要控制凹陷的確切輪廓，以防止在粘合過程中出現銅過度生長/不足的情況。

為了獲得正確的凹陷輪廓，需要結合低和高 Cu 去除漿料的多個 CMP 步驟。CMP 是混合鍵合實現非常光滑的表面和最佳輪廓的關鍵工藝。

在 ECTC 上，索尼展示了當間距減小到 1 微米時，讓銅突出比讓銅凹進效果更好。

晶圓分類/分離

僅對于 D2W，執行晶圓分類，并將 KGD 單獨化并在載體晶圓或膠帶框架上重組，以便進一步處理。如上所述，HB 為傳統晶圓分類過程帶來了新的復雜性。晶圓分類涉及用探針探測晶圓凸塊或焊盤以進行電氣測試。

探測會在銅焊盤表面造成少量損壞，從而破壞 CMP 工藝過程中表面的光滑度。雖然對焊盤的損壞很小，在大多數情況下通?？梢越邮?，但 HB 對少量地形變化非常敏感，因為這些變化會影響鍵合質量。解決此問題的一種方法是在初始 CMP 中對此進行補償，然后進行另一輪 CMP 后探測以拋光探測造成的任何損壞。

對于單片化/切割，一個問題是工藝中產生的顆粒。刀片切割通常不使用，因為它最臟：會產生大量顆粒并造成大量產量損失。激光切割和等離子切割比刀片切割更受歡迎，因為它們是更清潔的工藝，但仍會產生顆粒物。等離子切割是最極端的方法，其機制類似于蝕刻掉分隔芯片的劃線。然而，考慮到蝕刻整個晶圓所需的時間，這種方法的產量要低得多。

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一種緩解技術是首先在晶圓上涂上一層保護層涂層。顆粒落在保護層上，可以在剝離保護層時與保護層一起被去除。雖然這有助于解決分割過程中的顆粒問題，但可能會有保護層的殘留物，剝離過程也可能對 HB 層造成一些表面損壞，從而增加表面粗糙度。

等離子活化和清潔：

現在對 2 片晶圓進行處理，為粘合做好準備。它們用 N2 等離子體處理以激活表面。等離子體處理改變了表面的特性，增加了表面能，使其更加親水。使兩個表面都更加親水可以使表面促進氫鍵。這有助于實現下一步在室溫下發生的初始弱電介質-電介質預粘合。

處理后，進行最后的清潔以去除任何累積的顆粒。在鍵合之前，重要的是，傳入的晶圓應盡可能干凈。清潔需要徹底，但也不能損壞，以保持 HB 界面的完整性。最好的方法似乎是使用去離子水基清潔，輔以超聲波。使用洗滌器或等離子清潔可能會造成太大的損害和/或引入污染物。

粘合

現在開始鍵合步驟。更準確地說，它更像是“預鍵合”，因為此步驟僅形成初始電介質-電介質鍵，而這只是一種弱范德華鍵。我們將分別介紹 W2W 和 D2W 方法的流程。

W2W 鍵合

使 W2W 鍵合良率更高的原因是對準和鍵合步驟是分開的。首先是對準步驟。W2W 對準有多種技術。過去，人們會使用紅外掃描儀來檢查兩個晶圓之間的對準。限制在于一個晶圓必須對紅外線透明。這對 CMOS 晶圓不起作用，因為紅外線無法穿透金屬層。

EVG 在 W2W 鍵合領域占據主導地位，擁有其專利的 SmartView 對準技術。有 2 個攝像頭相互校準，一個放在目標晶圓上方，一個放在下方。固定頂部晶圓的卡盤移動，以便底部攝像頭可以識別對準標記，并且系統記錄對準標記的位置。頂部晶圓縮回，然后底部晶圓在攝像頭之間移動，直到頂部攝像頭可以識別對準標記。對準器現在可以通過計算 2 個對準標記的相對位置來對準 2 個晶圓。為了幫助保持準確性和控制力，晶圓彼此非常接近（50 微米以內），并且卡盤僅在 X 和 Y 平面上移動，Z 軸（垂直）沒有移動，直到預鍵合。

對準后，將晶圓移入鍵合室，在那里以較小的壓力將它們壓在一起，持續約 20 分鐘以形成初始鍵合。

粘合后檢查可通過聲學方法在現場完成，如果對準不充分，則也可重新粘合。

在 W2W 工具中，有一個單獨的腔室用于執行對準。一旦頂部和底部晶圓對準，它們就會被移入鍵合腔室（處于真空中），在那里用一點力將它們壓在一起，大約 20 分鐘后，初始預鍵合就形成了。W2W 的關鍵在于它是一個更清潔的工藝，因為步驟更少。在對準和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分離是顆粒污染的來源，僅在鍵合之后發生。

由于這是晶圓級工藝，因此對準步驟也有更多的時間，因此較長的對準時間不會像芯片級工藝那樣對產量造成太大影響。腔內也沒有太多移動，因此腔內產生的污染物較少。目前，W2W 鍵合機可以實現50nm 以下的對準精度。W2W 鍵合已經是一種成熟的工藝，而且成本并不高。證據是，我們看到它被廣泛應用于大眾市場產品中，例如索尼、Omnivison 和三星的圖像傳感器，以及長江存儲、西部數據和鎧俠的 NAND。

D2W 粘合

D2W 粘合是通過拾取和放置工具完成的。

底部目標晶圓位于晶圓夾盤上。要粘合的芯片面朝上放置在膠帶框架上。翻轉臂收集單個芯片并將其翻轉，使芯片背面朝上放置在翻轉器上。上方有一個粘合臂，它使用粘合頭上的真空吸力拾取翻轉的芯片。

CoWoS-S（主要變體）的關鍵制造步驟

CoWoS 是臺積電的一項“2.5D”封裝技術，其中多個有源硅片（通常的配置是邏輯和 HBM 堆棧）集成在無源硅片中介層上。中介層充當頂部有源芯片的通信層。然后將中介層和有源硅片連接到包含 I/O 的基板上，以放置在系統 PCB 上。CoWoS是 GPU 和 AI 加速器最流行的封裝技術，因為它是共同封裝 HBM 和邏輯以獲得最佳訓練和推理工作負載性能的主要方法。

我們現在將詳細介紹 CoWoS-S（主要變體）的關鍵制造步驟。

硅中介層關鍵工藝步驟

第一部分是制造硅中介層，其中包含連接芯片的“線路”。這種硅中介層的制造類似于傳統的前端晶圓制造。人們經常聲稱硅中介層是采用 65nm 工藝技術制造的，但這并不準確。CoWoS 中介層中沒有晶體管，只有金屬層，可以說與金屬層間距相似，但事實并非如此。

這就是為什么 2.5D 封裝通常由領先的代工廠內部完成，因為他們可以生產硅中介層，同時還可以直接使用尖端硅。雖然 ASE 和 Amkor 等其他 OSAT 已經完成了類似于 CoWoS 或 FOEB 等替代方案的先進封裝，但他們必須從 UMC 等代工廠采購硅中介層/橋接器。

硅中介層的制造始于取一塊空白硅晶圓并制作硅通孔 (TSV)。這些 TSV 穿過晶圓以提供垂直電氣連接，從而實現中介層頂部的有源硅片（邏輯和 HBM）與封裝底部的 PCB 基板之間的通信。這些 TSV 是芯片向外界發送 I/O 的方式，也是芯片接收電源的方式。

為了形成 TSV，需要將光刻膠涂在晶圓上，然后使用光刻技術進行圖案化。然后使用深反應離子蝕刻 (DRIE) 將 TSV 蝕刻到硅中，以實現高縱橫比蝕刻。使用化學氣相沉積 (CVD) 沉積絕緣層 (SiOX、SiNx) 和阻擋層 (Ti 或 TA)。然后使用物理氣相沉積 (PVD) 沉積銅種子層。然后使用電化學沉積 (ECD) 用銅填充溝槽以形成 TSV。通孔不穿過整個晶圓。

TSV 制造完成后，在晶圓的頂部形成重分布層 (RDL)。將 RDL 視為將各種有源芯片連接在一起的多層線路。每個 RDL 都由一個較小的通孔和實際的 RDL 組成。

通過 PECVD 沉積二氧化硅 (SiO2)，然后涂上光刻膠，使用光刻技術對 RDL 進行圖案化，然后使用反應離子蝕刻去除 RDL 通孔的二氧化硅。此過程重復多次，以在頂部形成更大的 RDL 層。

在典型的配方中，鈦和銅被濺射，銅則使用電化學沉積 (ECD) 進行沉積。然而，我們認為臺積電使用極低 k 電介質（可能是 SiCOH）而不是 SiO2 來降低電容。然后使用 CMP 去除晶圓上多余的鍍層金屬。這主要是標準的雙鑲嵌工藝。對于每個額外的 RDL，都會重復這些步驟。

在頂部 RDL 層上，通過濺射銅形成凸塊下金屬化 (UBM) 焊盤。涂上光刻膠，用光刻技術曝光以形成銅柱圖案。對銅柱進行電鍍，然后用焊料覆蓋。剝離光刻膠并蝕刻掉多余的 UBM 層。UBM 和隨后的銅柱是芯片與硅中介層連接的方式。

晶圓上芯片關鍵工藝步驟

現在，使用傳統的倒裝芯片回流焊工藝將已知良好的邏輯和 HBM 芯片連接到中介層晶圓上。在中介層上涂上助焊劑。然后，倒裝芯片接合器將芯片放置在中介層晶圓的焊盤上。然后將放置了所有芯片的晶圓放入回流焊爐中烘烤，使凸塊焊料和焊盤之間的連接固化。清除多余的助焊劑殘留物。

然后用樹脂填充有源芯片和中介層之間的縫隙，以保護微凸塊免受機械應力。然后再次烘烤晶圓以固化底部填充物。

接下來，用樹脂模制頂部芯片以將其封裝起來，并使用 CMP 來平滑表面并去除多余的樹脂?，F在將模制的中介層翻轉并通過研磨和拋光減薄至約 100um 厚度，以露出中介層背面的 TSV。

附著在中介晶圓頂部的頂部芯片和封裝盡管變薄了，但仍可以為晶圓提供足夠的結構支撐和穩定性，因此并不總是需要載體晶圓來支撐。

晶圓基板關鍵工藝步驟

中介層背面鍍上 C4 焊料凸塊，然后切割成每個單獨的封裝。然后使用倒裝芯片將每個中介層芯片再次安裝到積層封裝基板上，以完成封裝。

在下面的 Nvidia A100 橫截面中，我們可以看到 CoWoS 封裝的所有各種元素。

頂部是帶有 RDL 的芯片芯片和銅柱微凸塊，這些微凸塊與硅中介層正面的微凸塊粘合在一起。然后是頂部帶有 RDL 的硅中介層。我們可以看到 TSV 穿過中介層，下面每個 C4 凸塊有 2 個 TSV。底部是封裝基板。

請注意，A100 在中介層正面只有一面 RDL。A100 的架構更簡單，只有內存和 GPU，因此布線要求更簡單。MI300由內存、CPU 和 GPU 組成，全部位于 AID 之上，因此需要更復雜的 CoWoS 布線，從而影響成本和產量。

先進封裝的各大玩家的技術發展路線圖

臺積電的 CoWoS-R+、臺積電的第四代 SoIC（3 微米間距混合鍵合）、英特爾和 CEA-LETI 自對準集體芯片到晶圓混合鍵合、三星對單片、MCM、2.5D、3D 的研究（包括混合鍵合）、將在 DRAM 中商業化的 SK 海力士晶圓上晶圓混合鍵合、ASE 的共封裝光學先進封裝、思科共封裝光學、Xperi 超薄芯片處理、東京電子晶圓上晶圓混合鍵合晶圓處理、索尼 1 微米混合鍵合、AMD Zen 3 上的 V-Cache 混合鍵合以及聯發科 InFO-oS 網絡 SOC 可靠性。

臺積電的 CoWoS-R+

正如我們在高級封裝入門系列中所討論的那樣，CoWoS 是一種芯片后封裝技術。CoWoS 通常通過將有源硅片放置在無源硅中介層之上來實現，但這樣做成本相當高。因此，臺積電開發了 CoWoS-R，它使用帶有 RDL 層的有機基板，這是一種更便宜的技術。CoWoS-R 尚未上市，但一些產品即將上市。我們知道的第一款此類產品來自 AMD，將在僅限訂閱者的部分中進行討論，包括其系統架構。坦率地說，它真是太棒了。

臺積電并沒有止步于 CoWoS R，CoWoS-R+ 也在這項技術的基礎上不斷發展。

要理解的關鍵概念之一是芯片到芯片的連接距離。HBM 目前是將內存帶寬提高到 AI 和高性能計算合理水平的唯一方法。這方面的進步迅速，最初的 HBM 為每焊盤 1Gbps，而隨著 HBM2 的出現，這一速度迅速增長到 2.4Gbps，隨著 HBM2E 的出現，這一速度增長到 3.2Gbps。HBM3 的速度將一路增長到 6.4Gbps。封裝寬度也從 HBM2 的 7.8 毫米增加到 HBM2E 的 10 毫米，再到 11 毫米，這意味著互連長度現在增長到大約 5.5。

簡單來說，電線需要傳輸更快的數據速率，同時還要傳輸更長的距離。這是非常困難的，而且會產生很大的噪音，從而降低信號完整性。另一個問題是，隨著摩爾定律的放緩與日益增長的性能需求相沖突，芯片的功率正在爆炸式增長。Nvidia 的 Hopper 已經有 700W，但未來封裝將膨脹到千瓦范圍。HBM3 也比 HBM2E 更耗電。通過封裝的更多功率也可能產生更多噪音，從而降低信號完整性。臺積電已經開發出一種新的高密度 IPD 來解決這個問題。簡而言之，臺積電客戶可以在 CoWoS R+ 上實現 6.4Gbps HBM3，但不能在 CoWoS R 上實現。高密度 IPD 對于增加額外的電容以平滑電力傳輸非常重要。例如，Graphcore 只需使用臺積電的 SoIC 混合鍵合添加大量電容器，便可將時鐘頻率提高 40%，而無需增加功率，我們在此詳細介紹了這一點。

臺積電還分享了嵌入式橋接芯片功能的更多進展。橋接芯片和頂部有源芯片之間的互連可以達到 24 微米。臺積電現在可以實現 3 倍光罩極限，與 CoWoS-S（全無源硅中介層）相匹配。未來，他們的路線圖將光罩尺寸提高到 45 倍，這意味著使用芯片后道工藝的復雜芯片可用于晶圓級封裝。與此同時，CoWoS-S 明年才會擴展到 4 倍。

臺積電第四代 SoIC 3 微米間距混合鍵合

臺積電展示了其第四代混合鍵合技術的研究成果，該技術可以實現每平方毫米 100,000 個鍵合焊盤。鑒于目前只有 AMD 和臺積電交付了一款 SoIC 設備，很高興看到未來取得切實進展。該設備在 17 微米下明顯更輕松，而第一代 SoIC 可以達到 9 微米。

臺積電的混合鍵合工藝基本相同。他們從完成的晶圓開始，形成一個新的鍵合墊層，蝕刻它，沉積種子層，電鍍。接下來，他們將頂部芯片晶圓削薄并切割。特別注意保持它們的清潔。進行等離子活化，然后鍵合芯片。

臺積電的論文展示了 SoIC 的良率，這相當有趣。這是在尺寸為 6 毫米 x 6 毫米的測試芯片上使用菊花鏈測試結構，這恰好與 AMD 的 VCache 芯片尺寸相同。晶圓上芯片混合鍵合中最慢的步驟之一是當 BESI 工具物理拾取芯片并將其放置在底部晶圓上時。此鍵合步驟嚴重受到準確性的影響，而吞吐量與準確性之間的較量是一場非常激烈的較量。臺積電采用 3 微米 TSV 間距，展示的良率沒有差異，并且在小于 0.5 微米的錯位時電阻沒有顯著變化，鍵合良率為 98%。從 0.5 微米到 1 微米，他們的結構確實有良率，但菊花鏈結構的最后 10% 的電阻急劇增加。當間距大于 1 微米時，他們的良率為 60%，所有測量的結構都超過了他們的電阻規格。 0.5 微米是一個非常重要的水平，因為 BESI 聲稱其 8800 Ultra 工具的精度為 <200 納米，盡管我們聽說它更像是 0.5 微米，并且即使吞吐量只有該工具額定規格的一半，也存在很大的差異。?? ?

臺積電還展示了由于阻隔層更薄，整個堆棧的接觸電阻更低。此外，臺積電認為 SoIC 更可靠。這包括更廣泛的工作溫度范圍。當 AMD 完全鎖定其 5800X3D 臺式機芯片的超頻和功率修改時，許多人感到失望。這可能只是第一代芯片的一個小問題。隨著臺積電的銅合金得到改進，并且 SoIC 第四代的間距減小，似乎他們正在提高其可靠性和產量。

英特爾與 CEA-LETI 聯合實現芯片到晶圓混合鍵合

在我們的先進封裝系列中，我們將更深入地探討晶圓上芯片、晶圓上芯片和集體晶圓上芯片鍵合，包括工具生態系統、成功案例和 TCO，但這里先做一個簡短的解釋。晶圓上芯片的精確度遠低于晶圓上芯片鍵合。它也慢得多。例如，盡管 Besi 聲稱每小時可放置 2,000 個芯片，但為了達到 1 微米的精度，吞吐量會下降到每小時放置 1,000 個芯片以下。另一方面，晶圓上芯片鍵合也存在許多問題，與無法進行異構集成以及無法在鍵合步驟之前對芯片進行裝箱/測試有關。集體晶圓上芯片鍵合比晶圓上芯片鍵合具有更高的精確度和吞吐量，同時還提供測試、裝箱和實現異構集成的能力。

英特爾和 CEA-LETI 將集體芯片到晶圓與自對準技術相結合，實現了 150nm 的平均錯位（比芯片到晶圓更精確），并且吞吐量更高。自對準技術非?？帷Ｋ麄兝盟蔚拿毩κ箤矢_，然后經過改進的拾取和放置工具將其快速、不太準確地放置在所需位置。隨著水的蒸發，直接鍵合就形成了，無需任何其他中間材料。然后，鍵合后的晶圓進入標準退火步驟，以加強鍵合。

除了水滴沉積之外，唯一獨特的步驟是在粘合點處應用親水和疏水材料，這些材料可以通過光刻定義，精度達到納米級。這不是一個沒有問題的過程。有很多問題與分配水、液滴特性、冷凝和粘合過程有關。英特爾和 CEA-LETI 用 3 個指標展示了結果。收集良率是指被捕獲在芯片上的水滴。粘合良率是指成功粘合的芯片數量。對準良率是指具有亞微米精度的芯片數量。

他們嘗試了各種工藝，其中最好的工藝在鍵合時實現了 98% 的良率，在其他步驟中實現了 100% 的良率?？倢示群喼绷钊梭@嘆，所有芯片的對準精度都小于 1 微米，大多數芯片的對準精度低于 0.2 微米。英特爾和 CEA-LETI 嘗試了多種不同尺寸的芯片，這種工藝在非常高的縱橫比芯片上確實大放異彩，非常有趣。

三星單片與 MCM 與 2.5D 與 3D 包括混合鍵合

三星在先進封裝的面積和功耗成本方面進行了一項非常有趣的研究。他們比較了兩種主要設計類型，一種是帶寬受限的（HPC/AI），另一種是延遲受限的（CPU）。

用于 HPC 和 AI 比較的單片 2D 芯片為 450mm2。它被切成薄片并使用先進的封裝將其粘合在一起。MCM 變體的功耗增加了 2.1%，芯片面積增加了 5.6%。2.5D 設計的功耗增加了 1.1%，面積增加了 2.4%。3D 設計的功耗增加了 0.04%，但面積增加了 2.4%。這些結果當然是理想的，在現實世界中，與平面圖和布局問題相關的開銷會更多。

SK Hynix 晶圓上晶圓混合鍵合 DRAM

SK Hynix 介紹了其晶圓上晶圓混合鍵合工藝的研究。用于先進封裝的晶圓上晶圓鍵合技術已經非常普遍。索尼、三星和 Omnivison 都在 CMOS 圖像傳感器中采用了該技術。長江存儲的 XStacking技術也將其應用于 NAND Flash 中。Graphcore和臺積電也在其 BOW 芯片中采用了該技術。我們獨家透露，SKHynix 將在其 16 層 HBM堆棧中使用混合鍵合。SKHynix 并未直接說明產量，但他們似乎對這項技術的商業化抱有很高的希望。

ASE 共封裝光學元件

從技術角度來看，ASE 所展示的內容并不具有開創性，但對投資者的影響卻不容小覷。這是因為過去主要的 OSAT 一直遠離光網絡產品。我們認為，這項研究對 Fabrinet 這樣的公司來說并不好，而我們通常都喜歡 Fabrinet。話雖如此，這只是研究，市場動向更為重要。無論如何，如果 ASE 正在研究這一點，他們很可能也會試圖獲得市場份額?，F在來看看 ASE 所展示的內容。

引線接合一直是 100G 代的主要技術，但隨著我們向 400G 和 800G 代過渡，它開始遇到瓶頸。其他公司也已經進行了一段時間的轉型，例如英特爾和 Fabrinet 已在最近幾代產品中停止了 PIC 和 EIC 的引線接合。思科也已從引線接合轉向倒裝芯片，今年他們甚至展示了采用 TSV 的 3D 組裝，這比 ASE 展示的先進得多。我們將在僅限訂閱者的部分討論思科及其制造合作伙伴。

ASE 的論文總體上討論了光學制造的獨特挑戰，包括污染工藝的差異以及所使用的獨特切割和蝕刻技術。晶圓制造后的工藝也不同，例如凸塊下金屬化和硅等。論文還討論了獨特的測試要求。ASE 進入光學制造領域還有很長的路要走，但重要的是要繼續關注他們，因為他們是電信和數據中心市場光學組裝和封裝領域中一個潛在的非常有能力和令人生畏的新進入者。

Xperi 超薄模具處理

在大多數混合鍵合中，芯片必須非常薄。在即將推出的 16 層 HBM 中，芯片厚度甚至可以達到 30 微米，不到人類頭發厚度的一半。硅芯片極其脆弱，因此無法正常提起。因此，Xperi 介紹了使用伯努利夾具提起芯片的研究，該夾具使用高速氣流和低靜壓來粘附在物體上而無需物理接觸。然后，夾持器將芯片放置在另一個芯片上，精度為 1 微米或更低。該論文詳細介紹了芯片翹曲和處理。這里沒有什么突破性的進展，但我們只是認為這是一種處理超薄芯片的很酷的機制。

東京電子晶圓上晶圓混合鍵合

我們獨家向我們的訂閱者介紹了他們在世界上最大的代工廠取得的一項重大勝利，即他們的晶圓對晶圓混合鍵合工具和工藝流程。雖然我們不知道這項研究是否會商業化，但我們認為這是另一種有趣的晶圓處理技術。晶圓太薄，所以它很松軟，當你把它放低進行鍵合時，可能會有空氣滯留，從而影響產量。東京電子提出了一種避免這種情況的方法。這是研究，而不是他們目前鍵合工具的工藝。

索尼領先的 1 微米間距混合鍵合

索尼繼續展示他們為何是混合鍵合領域的領導者。他們于 2017 年首次在大批量產品中推出該技術。他們目前每年出貨數百萬個 CMOS 圖像傳感器，這些傳感器采用 6.3 微米間距混合鍵合，堆疊了 3 個芯片，而其他芯片的間距要小得多，產量也小得多。索尼的產量完全是晶圓對晶圓混合鍵合。今年，索尼展示了 1 微米間距面對面混合鍵合和 1.4 微米面對面混合鍵合。索尼目前同時采用面對面和面對面混合鍵合。

索尼如此積極推進混合鍵合的簡短解釋是，索尼希望繼續分解和堆疊圖像傳感器像素的功能，以捕獲更多的光線，并能夠捕獲更多的數據并將其轉化為實際的照片和視頻。

他們展示的技術非常有趣。所有混合鍵合工藝都需要非常平坦的表面，但在 CMP 工藝中，銅和 SiO2 的拋光速度不同。在大多數工藝中，這意味著銅的研磨程度低于 SiO2。這通常稱為凹陷。必須精確控制該工藝，因為 SiO2 和銅的熱膨脹系數也不同。臺積電采用的一種技術是使用銅合金代替純銅來控制凹陷程度，并使 CMP 工藝更容易進行。

隨著索尼的間距比業內其他公司小得多，他們想出了相反的策略。在他們的先進方法中，二氧化硅拋光得比銅拋光得更深。這需要一種完全不同的專有 CMP 工藝。

索尼還通過改變 ECD 工藝中的晶粒尺寸實現了類似的銅控制和突出效果。通過我們的消息來源，我們可以在訂閱者專區獨家詳細介紹他們在此工藝中使用的工具。

由此得到的結果令人難以置信。與傳統工藝相比，接觸電阻提高了多個數量級。這是在 200,000 個菊花鏈式 Cu-Cu 連接上進行的測試。這些是 1 微米面對面鍵合的結果，但 1.4 微米面對面鍵合也顯示出令人印象深刻的結果。

Zen 3 上的 AMD V-Cache SoIC 混合綁定

AMD 重申了很多事情，但也有一些新的事情。此外，我們將在此處插入我們的推特并提及我們注意到AMD 的 V-Cache 混合綁定和高架扇出橋首席工程師離開 AMD 加盟微軟。我們對微軟芯片的未來感到興奮，因為他們一直在從整個行業招募大量人才。

v-cache 的物理結構非常有趣。AMD 和 TSMC 不僅有 CPU CCD 芯片、SRAM 芯片和支撐芯片，而且在整個組件的頂部還有最后一塊第五塊支撐硅片。IBM的 Tom Wassick獨立證實了這一結構。乍一看，這似乎是在浪費額外的硅片，但這樣做是因為 TSMC 的混合鍵合工藝需要減薄芯片。這最后一塊支撐硅片是必要的，它能使最終的芯片組件具有剛性，并且與沒有混合鍵合 SRAM 的標準 CCD 具有同等高度。

AMD 將 9 微米間距混合鍵合與 36 微米間距微凸塊 3D 架構進行了比較。AMD 指的是將在 Ponte Vecchio GPU 和 Meteor Lake CPU 上使用的 Foveros。AMD 聲稱互連能效提高了 3 倍，互連密度提高了 16 倍，并且由于 TSV 和接觸電容/電感較低，信號/電源完整性也更好。奇怪的是，他們使用 9 微米間距作為比較。這種比較有點不誠實，因為TechInsights發現 V-Cache 的生產版本是在 17 微米間距上完成的。這種間距的放松會削弱一些優勢。

這張圖表很有趣，盡管非?；\統。Zen 3 有 32MB 的 L3 緩存，而 V-Cache 為每個芯片增加了 64MB。目前只堆疊了 1 個芯片，這導致 IPC 大幅增加。我想知道 AMD 使用了什么模擬和基準測試來獲得這個 IPC % Uplift 數字。AMD 還展示了一些與可靠性相關的數據，表明在正常電壓下沒有問題。

聯發科技網絡 SOC 可靠性

聯發科發表了一篇題為“高性能計算應用的高密度扇出型封裝的可靠性挑戰”的論文。沒有提到的是，這是聯發科通過其定制 ASIC 部門在中國銷售的用于網絡應用的真正芯片。

聯發科也沒有直接說明，但我們知道他們使用了臺積電的 InFO-oS 技術。該論文討論了溫度、翹曲和其他可靠性問題，但有趣的是他們宣傳了這款芯片。