我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那么世界將拋棄你，時代將拋棄你。

和SERDES應用相關的高速系統PCB設計注意事項如下：

(1)微帶(Microstrip)和帶狀線(Stripline)布線。

微帶線是用電介質分隔的參考平面(GND或Vcc)的外層信號層上的布線，這樣能使延遲最小；帶狀線則在兩個參考平面(GND或Vcc)之間的內層信號層布線，這樣能獲得更大的容抗，更易于阻抗控制，使信號更干凈，如圖所示。

微帶線和帶狀線最佳布線

(2)高速差分信號對布線。

高速差分信號對布線常用方法有邊沿耦合(Edge Coupled)的微帶(頂層)、邊沿耦合的帶狀線(內嵌信號層，適合布高速SERDES差分信號對)和Broadside耦合微帶等，如圖所示。

高速差分信號對布線

(3)旁路電容 (BypassCapacitor)。

旁路電容是一個串聯阻抗非常低的小電容，主要用于濾除高速變換信號中的高頻干擾。在FPGA系統中主要應用的旁路電容有3種:高速系統(100MHz~1GHz)常用旁路電容范圍有0.01nF到10nF，一般布在距離Vcc 1cm以內；中速系統(十幾兆赫茲100MHz)，常用旁路電容范圍為47nF到100nF鉭電容，一般布在Vcc 3cm以內；低速系統(十幾兆赫茲以下)，常用旁路電容范圍為470nF到3300nF電容，在PCB上布局比較自由。

(4)電容最佳布線。

電容布線可遵循下列設計準則，如圖所示。

電容最佳布線

使用大尺寸過孔(Via)連接電容引腳焊盤，以減少耦合容抗。

使用短而寬的線連接過孔和電容引腳的焊盤，或者直接將電容引腳的焊盤與過孔相連接。

使用LESR電容(Low Effective Series Resistance，低串聯阻抗電容)。

每個GND引腳或過孔應該連接到地平面。

(5)高速系統時鐘布線要點。

避免使用鋸齒繞線，時鐘布線要盡可能筆直。

盡量在單一信號層布線。

盡可能不使用過孔，因為過孔將帶來強烈的反射和阻抗不匹配。

盡量在頂層用微帶布線，從而避免使用過孔且使信號時延最小。

將地平面盡量布在時鐘信號層旁，用以減少噪音和串擾。如果使用內部信號層布時鐘線，可以使用兩個地平面將時鐘信號層夾在中間，以減少噪聲和干擾。縮短信號時延。

時鐘信號應該正確阻抗匹配。

(6)高速系統耦合與布線注意事項。

注意差分信號的阻抗匹配。

注意差分信號線的寬度，使之可以容忍20%的信號上升或下降時間。

使用合適的連接器，連接器的額定頻率應該能滿足設計的最高頻率。

差分信號對盡量使用edge-couple方式耦合，避免使用broadside-couple方式耦合，使用3S分式法則，避免過耦合或串擾。

(7)高速系統噪聲濾波注意事項。

減少電源噪聲帶來的低頻干擾(1KHz以下)，在每個電源接入端加屏蔽或者濾波電路。

在每處電源進入PCB的地方加100F的電解電容濾波。

為了減少高頻噪音，在每處Vcc和GND處盡可能多地布置去耦合電容。

將Vcc和GND平面平行布置，并用電介質(如FR-4PCB)分隔，在其他層布置旁路電容。

(8)高速系統地彈(Ground Bounce)

盡量在每處Vcc/GND信號對上添加去耦合電容。

在計數器等高速翻轉信號的輸出端加外部Buffer,以減少驅動能力的要求。

將為使用的用戶I/O設置成輸出為低電平的輸出信號，這相當于虛擬的GND，將這些低電平輸出連接到地平面。

對于速度要求不苛刻的輸出信號設置為Slow Slew (低上升斜率)的模式。

控制負載容抗。

減少時鐘不停翻轉的信號，或者將這種信號盡量均勻地分布在芯片的四周。

將翻轉頻繁的信號盡量靠近芯片的GND引腳布置。

設計同步時序電路時應該盡量避免輸出瞬時全部翻轉。

將電源和地引岔開布置，這樣可以起到在整體上中和電感的作用。