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關(guān)于基于三值文字運算的碳納米場效應(yīng)晶體管SRAM的設(shè)計

電子設(shè)計 ? 來源:網(wǎng)絡(luò)整理 ? 作者:工程師吳畏 ? 2018-06-14 15:24 ? 次閱讀

0 引言

隨著CMOS技術(shù)進入納米級工藝,金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Metal Oxide Semiconductor Field-Effect Transistor,MOSFET)不斷逼近其物理極限(如短溝道效應(yīng)),芯片的集成度和功耗面臨著極大的挑戰(zhàn)[1-2]。多值邏輯作為高信息密度集成電路的主要理論基礎(chǔ),為解決這一問題提供了新的方案[3]。在傳統(tǒng)的數(shù)字電路中最常用的是二值邏輯,而二值邏輯的信息攜帶量少,布線面積大,互連線帶來的時延占總時延的60%以上[4]。相比于二值邏輯,三值邏輯電路可以減少門的個數(shù)和信號線的數(shù)量,因此使用三值邏輯電路可有效降低芯片復(fù)雜度并提高性能[5]。

三值存儲器的存儲信息量高,相同數(shù)量的SRAM單元,三值的存儲信息量約為二值的1.585倍[6],因此在設(shè)計相同容量的存儲器時,所需存儲單元和互連線數(shù)量更少。然而由于納米級工藝下MOSFET的短溝道效應(yīng)和其不易改變的閾值電壓,導(dǎo)致傳統(tǒng)的CMOS工藝設(shè)計結(jié)構(gòu)簡單、性能優(yōu)越的存儲器較為困難[5]。

碳納米管(Carbon Nanotube,CNT)因其獨特的結(jié)構(gòu)和優(yōu)越的物理特性而被應(yīng)用到各個領(lǐng)域當中,其中由碳納米管構(gòu)成的碳納米場效應(yīng)晶體管(Carbon Nanotube Field Effect Transistor,CNFET)應(yīng)用到集成電路設(shè)計領(lǐng)域具有許多優(yōu)良的特性,如近彈道傳輸和極低的截止電流等[7],因此有望取代MOSFET成為集成電路設(shè)計的主要器件。此外,CNFET的閾值電壓可以通過調(diào)節(jié)CNT的尺寸來改變,非常適合用于設(shè)計多值邏輯電路。鑒此,本文首先利用多值邏輯理論和文字運算設(shè)計三值緩沖器;然后利用該三值緩沖器構(gòu)建三值SRAM電路;最后對所提SRAM電路進行計算機仿真,并分析其性能。

1 三值文字運算電路

三值文字運算是三值代數(shù)中的基本運算,具有辨別0,1,2三種情況的功能,三值代數(shù)中的文字—與—或三種基本運算可以還原到二值代數(shù)中的非—與—或基本運算,從而達到理論上的統(tǒng)一[8],故三值文字運算電路是三值邏輯的基本單元電路。三值文字運算的定義[9]如式(1)所示,其真值表如表1所示。

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其中,0x0為文字0運算,1x1為文字1運算,2x2為文字2運算。文字0和文字2運算電路是常見的文字運算電路,而文字1運算電路通常由三個文字運算之間存在互斥與互補的約束關(guān)系,通過文字0和文字2非運算電路得到。文字0和文字2非運算電路結(jié)構(gòu)分別如圖1所示,文字1運算電路的表達式如式(2)所示。

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由上式可知文字1電路需要兩個文字0電路、一個文字2非電路和一個二值與門,因此電路結(jié)構(gòu)復(fù)雜。運用開關(guān)信號理論[8],并結(jié)合對表1的分析,可得結(jié)構(gòu)更為簡單的文字1電路開關(guān)級表達式:

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2 三值SRAM電路

傳統(tǒng)SRAM的存儲由交叉耦合反相器實現(xiàn),數(shù)據(jù)的寫入讀出由讀寫控制管控制。而本文使用三值緩沖器作為靜態(tài)隨機存儲器的基本存儲單元可以避免直流通路的產(chǎn)生。

2.1 三值緩沖器設(shè)計

利用文字0、文字1和文字2非運算電路設(shè)計基于CNFET的三值緩沖器,其開關(guān)級表達式如式(4)所示。

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由式(4)結(jié)合文字運算電路可得三值緩沖器結(jié)構(gòu),如圖3所示。工作過程如下:當x=0時,P1、P2、P4導(dǎo)通,N1、N2、N4斷開,節(jié)點A、B均為高電平,N3、N6導(dǎo)通,P3、P5斷開,節(jié)點C為低電平,N5斷開,此時xre經(jīng)N6與地相連,故xre=0;當x=1時,N1、P4、P2導(dǎo)通,P1、N2、N4斷開,節(jié)點A為低電平、節(jié)點B為高電平,N3、N6、P5斷開,P3導(dǎo)通,節(jié)點C為高電平,N5導(dǎo)通,此時xre經(jīng)N5與VDD/2相連,故xre=1;當x=2時,N1、N2、N4導(dǎo)通,P1、P2、P4斷開,節(jié)點A、B均為低電平,N3、N6斷開,P3、P5導(dǎo)通,節(jié)點C為低電平,N5斷開,此時xre經(jīng)P5與VDD相連,故xre=2。

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2.2 三值SRAM電路設(shè)計

存儲單元的設(shè)計需滿足數(shù)據(jù)寫入線WBL上的電壓可以刷新存儲節(jié)點的數(shù)據(jù),并且存儲節(jié)點上的數(shù)據(jù)可以對數(shù)據(jù)讀出線RBL進行充放電以改變其電壓。將圖3所示三值緩沖器的輸入端和輸出端通過傳輸門相連接控制反饋回路,并結(jié)合讀寫傳輸門,可得到基于CNFET的三值SRAM電路,如圖4所示。其中,P1、P3、P8的閾值電壓為-0.557 V,P5的閾值電壓為-0.427 V,P2、P4、P6、P7的閾值電壓為-0.293 V,N2、N3、N4、N9的閾值電壓為0.557 V,N5、N6的閾值電壓分別為0.427 V,N1、N7、N8的閾值電壓為0.293 V。三值SRAM的工作過程分三個階段:數(shù)據(jù)寫入、數(shù)據(jù)讀出和數(shù)據(jù)保持。

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2.3 寫/讀操作

所設(shè)計的三值SRAM電路工作過程如下:數(shù)據(jù)寫入時,WL和RLB為邏輯值“2”,WLB和RL為邏輯值“0”,P6、N7導(dǎo)通,P8、P9、N7、N8斷開,WBL與節(jié)點QR相連,QR上的數(shù)據(jù)與WBL的數(shù)據(jù)保持一致,此時反饋回路斷開,當WBL為邏輯值“0”時,P1、P2、N3導(dǎo)通,A=B=2,C=0,N6導(dǎo)通,P5、N5斷開,節(jié)點Q經(jīng)N6放電至低電平,即邏輯值“0”;當WBL為邏輯值“1”時,N1、P2、N3導(dǎo)通,B=C=2,A=0,N5導(dǎo)通,P5、N6斷開,節(jié)點Q經(jīng)N5充電至中間電平,即邏輯值“1”;當WBL為邏輯值“2”時,N1、N2、P3、P4導(dǎo)通,A=B=0,C=2,P5導(dǎo)通,N5、N6斷開,節(jié)點Q經(jīng)P5充電至高電平,即邏輯值“2”。數(shù)據(jù)寫入操作的仿真波形如圖5所示。

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數(shù)據(jù)讀出時,WL和RLB為邏輯值“0”,WLB和RL為邏輯值“2”,P7、P8、N8、N9導(dǎo)通,P6、N7斷開,反饋回路導(dǎo)通,SRAM中保持的數(shù)據(jù)通過P8、N9所構(gòu)成的傳輸門讀出到數(shù)據(jù)讀出線RBL,讀操作的仿真波形如圖6所示。

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數(shù)據(jù)保持時,WL和RL為邏輯值“0”,WLB和RLB為邏輯值“2”,P7、N8導(dǎo)通,P6、N7、P8、N9斷開,此時反饋回路導(dǎo)通,節(jié)點QR與節(jié)點Q經(jīng)P7和N8所構(gòu)成的傳輸門相連:若存儲的數(shù)據(jù)為邏輯值“0”,則P1、P2、P4、N3、N6導(dǎo)通,其余管子斷開,使得內(nèi)部存儲的數(shù)據(jù)保持在邏輯值“0”;若存儲的數(shù)據(jù)為邏輯值“1”,則P2、P3、P4、N1、N5導(dǎo)通,其余管子斷開,使得內(nèi)部存儲的數(shù)據(jù)保持在邏輯值“1”;若存儲的數(shù)據(jù)為邏輯值“2”,則P3、P5、N1、N2、N4導(dǎo)通,其余管子斷開,使得內(nèi)部存儲的數(shù)據(jù)保持在邏輯值“2”。

3 實驗結(jié)果與分析

所提三值SRAM電路利用HSPICE進行仿真,工藝庫采用斯坦福大學(xué)32 nm CNFET標準模型庫[10],標準工作電壓為0.9 V。邏輯值“0”,“1”,“2”對應(yīng)的電壓分別為0 V,0.45 V,0.9 V。

通過對文獻[11]、文獻[12]以及本文所提出的三值SRAM電路的延時與靜態(tài)功耗進行分析,結(jié)果如表2所示。由表2可以看出,所提出的三值SRAM電路與文獻[11]相比,寫延時平均減少49.2%、功耗平均降低97.4%;與文獻[12]相比,寫延時平均減少85.4%,讀延時平均減少93.1%,功耗平均降低98.9%。其中功耗的降低是由于文獻[11]中邏輯值“1”的產(chǎn)生和維持是通過兩個尺寸相同的P型CNFET和N型CNFET分壓得到,此時VDD與地之間會有電流產(chǎn)生;文獻[12]中邏輯值“1”是由常導(dǎo)通的N型CNFET得到,因此當SRAM電路維持邏輯值“2”或“0”時,VDD/2與VDD或地之間形成通路,從而產(chǎn)生較大的短路電流,而本文提出的三值SRAM電路在維持不同邏輯值時導(dǎo)通不同支路,因此VDD、VDD/2和地之間不會形成通路,從而降低了功耗。

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4 結(jié)論

本文提出了一種基于三值文字運算的碳納米場效應(yīng)晶體管SRAM電路。與傳統(tǒng)存儲單元電路結(jié)構(gòu)不同,所提SRAM電路采用三值緩沖器作為基本存儲電路,運用傳輸門隔離技術(shù),提高了SRAM電路的寫入速度,同時采用獨立電源消除直流通路,降低了電路功耗。計算機驗證結(jié)果表明,所提三值SRAM電路具有高速低功耗的特性。

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