0 引言

隨著CMOS技術進入納米級工藝，金屬氧化物半導體場效應晶體管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)不斷逼近其物理極限(如短溝道效應)，芯片的集成度和功耗面臨著極大的挑戰[1-2]。多值邏輯作為高信息密度集成電路的主要理論基礎，為解決這一問題提供了新的方案[3]。在傳統的數字電路中最常用的是二值邏輯，而二值邏輯的信息攜帶量少，布線面積大，互連線帶來的時延占總時延的60%以上[4]。相比于二值邏輯，三值邏輯電路可以減少門的個數和信號線的數量，因此使用三值邏輯電路可有效降低芯片復雜度并提高性能[5]。

三值存儲器的存儲信息量高，相同數量的SRAM單元，三值的存儲信息量約為二值的1.585倍[6]，因此在設計相同容量的存儲器時，所需存儲單元和互連線數量更少。然而由于納米級工藝下MOSFET的短溝道效應和其不易改變的閾值電壓，導致傳統的CMOS工藝設計結構簡單、性能優越的存儲器較為困難[5]。

碳納米管(Carbon Nanotube，CNT)因其獨特的結構和優越的物理特性而被應用到各個領域當中，其中由碳納米管構成的碳納米場效應晶體管(Carbon Nanotube Field Effect Transistor，CNFET)應用到集成電路設計領域具有許多優良的特性，如近彈道傳輸和極低的截止電流等[7]，因此有望取代MOSFET成為集成電路設計的主要器件。此外，CNFET的閾值電壓可以通過調節CNT的尺寸來改變，非常適合用于設計多值邏輯電路。鑒此，本文首先利用多值邏輯理論和文字運算設計三值緩沖器；然后利用該三值緩沖器構建三值SRAM電路；最后對所提SRAM電路進行計算機仿真，并分析其性能。

1 三值文字運算電路

三值文字運算是三值代數中的基本運算，具有辨別0，1，2三種情況的功能，三值代數中的文字—與—或三種基本運算可以還原到二值代數中的非—與—或基本運算，從而達到理論上的統一[8]，故三值文字運算電路是三值邏輯的基本單元電路。三值文字運算的定義[9]如式(1)所示，其真值表如表1所示。

其中，0x0為文字0運算，1x1為文字1運算，2x2為文字2運算。文字0和文字2運算電路是常見的文字運算電路，而文字1運算電路通常由三個文字運算之間存在互斥與互補的約束關系，通過文字0和文字2非運算電路得到。文字0和文字2非運算電路結構分別如圖1所示，文字1運算電路的表達式如式（2）所示。

由上式可知文字1電路需要兩個文字0電路、一個文字2非電路和一個二值與門，因此電路結構復雜。運用開關信號理論[8]，并結合對表1的分析，可得結構更為簡單的文字1電路開關級表達式：

2 三值SRAM電路

傳統SRAM的存儲由交叉耦合反相器實現，數據的寫入讀出由讀寫控制管控制。而本文使用三值緩沖器作為靜態隨機存儲器的基本存儲單元可以避免直流通路的產生。

2.1 三值緩沖器設計

利用文字0、文字1和文字2非運算電路設計基于CNFET的三值緩沖器，其開關級表達式如式(4)所示。

由式(4)結合文字運算電路可得三值緩沖器結構，如圖3所示。工作過程如下：當x=0時，P1、P2、P4導通，N1、N2、N4斷開，節點A、B均為高電平，N3、N6導通，P3、P5斷開，節點C為低電平，N5斷開，此時xre經N6與地相連，故xre=0；當x=1時，N1、P4、P2導通，P1、N2、N4斷開，節點A為低電平、節點B為高電平，N3、N6、P5斷開，P3導通，節點C為高電平，N5導通，此時xre經N5與VDD/2相連，故xre=1；當x=2時，N1、N2、N4導通，P1、P2、P4斷開，節點A、B均為低電平，N3、N6斷開，P3、P5導通，節點C為低電平，N5斷開，此時xre經P5與VDD相連，故xre=2。

2.2 三值SRAM電路設計

存儲單元的設計需滿足數據寫入線WBL上的電壓可以刷新存儲節點的數據，并且存儲節點上的數據可以對數據讀出線RBL進行充放電以改變其電壓。將圖3所示三值緩沖器的輸入端和輸出端通過傳輸門相連接控制反饋回路，并結合讀寫傳輸門，可得到基于CNFET的三值SRAM電路，如圖4所示。其中，P1、P3、P8的閾值電壓為-0.557 V，P5的閾值電壓為-0.427 V，P2、P4、P6、P7的閾值電壓為-0.293 V，N2、N3、N4、N9的閾值電壓為0.557 V，N5、N6的閾值電壓分別為0.427 V，N1、N7、N8的閾值電壓為0.293 V。三值SRAM的工作過程分三個階段：數據寫入、數據讀出和數據保持。

2.3 寫/讀操作

所設計的三值SRAM電路工作過程如下：數據寫入時，WL和RLB為邏輯值“2”，WLB和RL為邏輯值“0”，P6、N7導通，P8、P9、N7、N8斷開，WBL與節點QR相連，QR上的數據與WBL的數據保持一致，此時反饋回路斷開，當WBL為邏輯值“0”時，P1、P2、N3導通，A=B=2，C=0，N6導通，P5、N5斷開，節點Q經N6放電至低電平，即邏輯值“0”；當WBL為邏輯值“1”時，N1、P2、N3導通，B=C=2，A=0，N5導通，P5、N6斷開，節點Q經N5充電至中間電平，即邏輯值“1”；當WBL為邏輯值“2”時，N1、N2、P3、P4導通，A=B=0，C=2，P5導通，N5、N6斷開，節點Q經P5充電至高電平，即邏輯值“2”。數據寫入操作的仿真波形如圖5所示。

數據讀出時，WL和RLB為邏輯值“0”，WLB和RL為邏輯值“2”，P7、P8、N8、N9導通，P6、N7斷開，反饋回路導通，SRAM中保持的數據通過P8、N9所構成的傳輸門讀出到數據讀出線RBL，讀操作的仿真波形如圖6所示。

數據保持時，WL和RL為邏輯值“0”，WLB和RLB為邏輯值“2”，P7、N8導通，P6、N7、P8、N9斷開,此時反饋回路導通，節點QR與節點Q經P7和N8所構成的傳輸門相連：若存儲的數據為邏輯值“0”，則P1、P2、P4、N3、N6導通，其余管子斷開，使得內部存儲的數據保持在邏輯值“0”；若存儲的數據為邏輯值“1”，則P2、P3、P4、N1、N5導通，其余管子斷開，使得內部存儲的數據保持在邏輯值“1”；若存儲的數據為邏輯值“2”，則P3、P5、N1、N2、N4導通，其余管子斷開，使得內部存儲的數據保持在邏輯值“2”。

3 實驗結果與分析

所提三值SRAM電路利用HSPICE進行仿真，工藝庫采用斯坦福大學32 nm CNFET標準模型庫[10]，標準工作電壓為0.9 V。邏輯值“0”，“1”，“2”對應的電壓分別為0 V，0.45 V，0.9 V。

通過對文獻[11]、文獻[12]以及本文所提出的三值SRAM電路的延時與靜態功耗進行分析，結果如表2所示。由表2可以看出，所提出的三值SRAM電路與文獻[11]相比，寫延時平均減少49.2%、功耗平均降低97.4%；與文獻[12]相比，寫延時平均減少85.4%，讀延時平均減少93.1%，功耗平均降低98.9%。其中功耗的降低是由于文獻[11]中邏輯值“1”的產生和維持是通過兩個尺寸相同的P型CNFET和N型CNFET分壓得到，此時VDD與地之間會有電流產生；文獻[12]中邏輯值“1”是由常導通的N型CNFET得到，因此當SRAM電路維持邏輯值“2”或“0”時，VDD/2與VDD或地之間形成通路，從而產生較大的短路電流，而本文提出的三值SRAM電路在維持不同邏輯值時導通不同支路，因此VDD、VDD/2和地之間不會形成通路，從而降低了功耗。

4 結論

本文提出了一種基于三值文字運算的碳納米場效應晶體管SRAM電路。與傳統存儲單元電路結構不同，所提SRAM電路采用三值緩沖器作為基本存儲電路，運用傳輸門隔離技術，提高了SRAM電路的寫入速度，同時采用獨立電源消除直流通路，降低了電路功耗。計算機驗證結果表明，所提三值SRAM電路具有高速低功耗的特性。