DDR5

在預計將于今年夏季發布的DDR5標準中，DRAM將被指定涵蓋DFE（判決反饋均衡）能力。 而在實踐中，DFE建模就意味著創建和使用AMI模型。 實際上，近十年來用于分析串行鏈路的技術正在擴展應用到并行存儲器接口領域。

然而，SerDes和DRAM在本質上存在著一些差異。 串行鏈路通常很長且有損耗，而DRAM則較短且損耗較少。 低損耗貌似值得稱贊，在某些方面它確實如此，但是反射會在低損耗鏈路中持續長時間的反彈，而在較長的串行鏈路中則由于高損耗而迅速衰減。 這就是DRAM需要使用DFE的原因：DFE會消除錯誤并解決反射問題。 SerDes中僅有一個發射器和一個接收器； 但是像PC和服務器這樣的系統通常在同一條總線上有多個DIMM，有時還會有未插入的插槽，以上這些都會使反射問題變得更加棘手。

雖然JEDEC尚未最終完成DDR5標準，但是不論是我們的知識產權設計團隊、DRAM供應商，還是我們在全力開發新一代信號完整性（SI）方案的Sigrity產品線團隊，都不希望耗時在等待上。 開發進展刻不容緩，我們需要及時地做出必要的改變和調整，以在最終標準出臺時滿足用戶要求。

AMI Builder

AMI Builder的目標是使用戶能夠從已知、良好的AMI模塊庫中快速構建符合IBIS的AMI模型，而不是從頭開始在空白文本編輯器上費力編寫容易出錯的代碼。 如果用戶不具備類似C語言的良好的軟件開發專業知識，那么應用難度無疑會陡然增加。

AMI Builder的基本方法是為發射器配置諸如FFE（前饋均衡）等構件。然后向導器會令用戶對參數進行設置，某些情況下也會對參數進行自動計算。 例如，上圖顯示的是為FFE設置參數，然后令其計算抽頭值。 圖表可以直接從向導器中繪制，而無需執行仿真。

接收器路徑如上圖所示。AGC表示自動增益控制，CTE（或CTLE）是連續時間（線性）均衡器，DFE代表判決反饋均衡。 信號從通道左側進入，在右側則輸出數據和已恢復的時鐘。

一旦在向導器中設置好選項，模型就會立即被編譯成DLL并可進行仿真和測試。在測試過程中，模塊可以根據需要被啟用、禁用、編輯或刪除。該流程的一大優勢是可以令用戶專注于架構而無需費心編碼，同時為用戶提供輕松迅捷地按鈕式模型創建方式。

AMI建模和AMI Builder技術最初為SerDes應用程序而開發，現已擴展到DDR應用領域。

針對DDR4的AMI

DDR4已經帶來了一些新挑戰，特別是DQ掩膜一致性檢查。該功能可確保眼睛保持在掩膜之外，從而保證系統正常工作。 如上圖所示，掩膜是中間的矩形框，而信號則成功地圍繞其周，這意味著眼睛已睜開到足以符合標準的程度。

誤碼率（BER）分析也必不可少，因此我們需要通道仿真和浴盆曲線。 這里的浴盆曲線和與其同名的可靠性浴盆曲線毫無關系，后者用于在半導體使用壽命的開始和結束時顯示高故障率（即早期故障期和后期老化期）。信號完整性浴盆曲線是通過給輸入信號添加抖動和噪聲來得到的。上圖的中心窗格即顯示浴盆曲線。其中有兩個浴盆，一個是使用抖動來獲得水平的（時間角度）浴盆，另一個則是使用噪聲來獲得垂直的（信號角度）浴盆。

由于需要的比特數量極大（數十萬甚至數百萬），使用IBIS-AMI模型估算BER仿真是唯一真正可行的方法。 去年夏季，Cadence為DDR4提供了第一款IBIS-AMI模型，并于今年初在DesignCon上進行展示。

與串行鏈路相比，DDR的另一個變化是：由于它是一個并行接口，因而存在碼間干擾和同步開關噪聲，這些都需要在總線特性仿真中捕獲。

針對DDR5的AMI

首先請注意，JEDEC還沒有最終確定DDR5標準，因而任何改變都有可能發生。但是既然已經臨近發布，那么關鍵問題如數據速率的改變幾率則非常之低。如下是相關描述：

基于掩膜的合規性檢查（應用于DDR4中，前文已做討論）將繼續進行

電源電壓將從DDR4的1.2V降至DDR5的1.1V

數據速率將高達6.4 Gbps

片上端接（上拉VDDQ）可用于地址總線，而不僅僅局限于數據總線

FFE、CTLE和DFE預計將在控制器端用于數據總線

數據總線方面，DFE也將應用于內存端

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如此看來，通道仿真和AMI Builder將成為引領未來設計的關鍵所在，特別是對于需要首次創建AMI模型的新一代工程師而言。