大家好，又到了每日學習的時間了，今天我們來聊一聊FPGA verilog中的repeat用法與例子。

repeat 循環語句執行指定循環數，如果循環計數表達式的值不確定，即為 x 或z 時，那么循環次數按 0 處理。

repeat 循環語句的語法為:
repeat(循環次數表達式)
begin
語句塊;
end

其中， “循環次數表達式”用于指定循環次數，可以是一個整數、變量或者數值表達式。如果是變量或者數值表達式，其數值只在第一次循環時得到計算，從而得以事先確定循環次
數； “語句塊”為重復執行的循環體。 在可綜合設計中， “循環次數表達式”必須在程序編譯過程中保持不變。下面給出一個:

module mult_8b_repeat(
a, b, q , a_t1
);

parameter bsize = 8;
input [bsize-1 : 0] a, b;
output [2*bsize-1 : 0] q;
output
reg [2*bsize-1 : 0] a_t1;
reg [2*bsize-1 : 0] q, a_t;
reg [bsize-1 : 0] b_t;

always @(a or b) begin
q = 0;
a_t = a;

//a_t1 = {{bsize[0]},a};

b_t = b;

repeat(bsize) begin
if (b_t[0]) begin
q = q + a_t;
end
else begin
q = q;
end
a_t = a_t << 1;?
b_t = b_t >> 1;
end
end

endmodule

波形：

今天就聊到這里，各位，加油。